小试身手——FPGA驱动DAC7621

并行的DA还是蛮容易写的，直接送数即可，下面是FPGA Verilog HDl的部分代码：
  s1: begin cs <= 1'b0;  //数据读入
                                                                        rw <= 1'b0;
                                                                                  db <= 12'd2049;
                                                                                  if(delay == 3'd7)
                                                                                    begin  cs <= 1'b1;
                                                                                                rw <= 1'b1;
                                                                                                          loaddac <= 1'b0;
                                                                                                          if(delay == 3'd7)
                                                                                             state <= s0;
                                                                                         end
                                                                        end

,