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本帖最后由 yogaqingyun 于 2016-1-11 13:17 编辑
b=1时输出高阻态，cde都是高电平，当d变为低电平，ce也都为低；b=0时，输出为a是低电平。求个小程序，我自己的仿真总是不对啊。用Verilog描述完是这样的就行。 
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3个回答
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大神们都哪去了呀
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2016-1-11 14:35:07
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顶。。。。。。。。。。。。
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http://blog.chinaaet.com/zzuxzt/p/39832为什么不先百度呢？
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2016-1-14 10:44:30
评论
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