完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3173
|
本帖最后由 yogaqingyun 于 2016-1-11 13:17 编辑
b=1时输出高阻态，cde都是高电平，当d变为低电平，ce也都为低；b=0时，输出为a是低电平。求个小程序，我自己的仿真总是不对啊。用Verilog描述完是这样的就行。 
0
已退回5积分
|
|
相关推荐
3个回答
|
|
|
大神们都哪去了呀
|
|
|
2016-1-11 14:35:07
评论
|
|
|
顶。。。。。。。。。。。。
|
|
|
|
|
|
http://blog.chinaaet.com/zzuxzt/p/39832为什么不先百度呢？
|
|
|
2016-1-14 10:44:30
评论
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
NVMe高速传输之摆脱XDMA设计50：主要功能测试结果与分析2 nvmePCIe高速存储
252 浏览 0 评论
NVMe高速传输之摆脱XDMA设计49：主要功能测试结果与分析1
1501 浏览 0 评论
907 浏览 0 评论
855 浏览 0 评论
658 浏览 0 评论
4426 浏览 63 评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
![]8IPB36$KZ@E@U6V5%J_`K1.png](https://staticbbs.elecfans.com/static/image/common/none.gif "]8IPB36$KZ@E@U6V5%J_`K1.png")
淘帖
3969
