用Verilog点亮一个灯，为什么不能实现

本帖最后由 elecfans跑堂 于 2015-8-31 09:38 编辑

程序如下
module fsm2(clk,led);
    input clk;//,rst;
    output led;
    reg led;
    reg[19:0]i;
         
         initial
           begin
                        led<=1;
         i<=0;
                end

    always@(posedge clk )//or negedge rst)
     //if(0==rst)
       //begin

      // end
     //else
       begin
         i<=i+1;
         if(i==1000000)
            begin
             i<=0;
             led<=~led;
            end
       end

endmodule

而我的仿真程序如下


module tt;

        // Inputs
        reg clk;

        // Outputs
        wire led;

        // Instantiate the Unit Under Test (UUT)
        fsm2 uut (
                .clk(clk),
                .led(led)
        );

        initial begin
                // Initialize Inputs
                clk = 0;

                // Wait 100 ns for global reset to finish
                #100;

                // Add stimulus here
                 forever
                        begin
                                
                                #10;
                                clk<=!clk;        
                        end

        end

endmodule