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FPGA实战演练逻辑篇64：CMOS摄像头接口时序设计4时序约束

问答对人有帮助，内容完整，我也想知道答案 0 CMOS摄像头接口时序设计4时序约束（特权同学版权所有）本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》（特权同学版权所有）配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 下面我们来添加时序约束，打开timeQuest，点击菜单栏的ContraintsàCreat Clock，做如图8.54所示的设置，首先约束CMOS Sensor的同步时钟VCLK。（特权同学，版权所有）图8.54 VCLK时钟约束点击ContraintsàSet Maximum Delay，对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_max_delay做如图8.55所示的设置。（特权同学，版权所有）图8.55 set_max_delay约束点击ContraintsàSet Minimum Delay，对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_min_delay做如图8.56所示的设置。（特权同学，版权所有）图8.56 set_min_delay约束 0 已退回1积分
2015-8-18 21:24:30　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答 yong24hao 该类别下有 1 个回答。邀请回答呆萌乖乖兔该类别下有 1 个回答。邀请回答 cgx1 该类别下有 1 个回答。邀请回答 ckkcy 该类别下有 1 个回答。邀请回答啊范范范范该类别下有 1 个回答。邀请回答酷酷的浮萍该类别下有 1 个回答。邀请回答 hunkxie 该类别下有 1 个回答。邀请回答王瑞泽该类别下有 1 个回答。邀请回答 lee 该类别下有 1 个回答。邀请回答雪漫倩颖该类别下有 1 个回答。邀请回答 jf_1689824204.6718 该类别下有 1 个回答。邀请回答 jf_44821573 该类别下有 1 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6792 • FPGA实战演练逻辑篇61：CMOS摄像头接口时序设计1理想时序 4592 • FPGA实战演练逻辑篇62：CMOS摄像头接口时序设计2实际分析 4733 • FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口 5521 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5286 • FPGA实战演练逻辑篇49：基本的时序分析理论2 3306 • FPGA实战演练逻辑篇63：CMOS摄像头接口时序设计3实际计算 3623 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 5067 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5532 • FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化 4152 1个回答