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程序如下: module mult(q,d,oe,clk); output[7:0] q; input[3:0] d; input oe,clk; reg[7:0] q; always @(posedge clk or posedge oe) assign q==0; begin if(oe==1) q <=8'b00000000; else q[7] <=d[3]; q[6] <=d[2]; q[5] <=d[1]; q[4] <=d[0]; end endmodule 仿真波形图 波形中间出现了一下小的错误信号 |
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求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
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