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本帖最后由 幻想的火焰 于 2015-5-10 19:50 编辑
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENtiTY zuoye62 IS PORT(clk:IN STD_LOGIC;--1kHz jia:IN STD_LOGIC; jian:IN STD_LOGIC; led:BUFFER STD_LOGIC ); END ENTITY zuoye62; ARCHITECTURE zuoye6 OF zuoye62 IS SIGNAL clk1:STD_LOGIC;--分频1HZ SIGNAL clk2:STD_LOGIC;--分频2Hz SIGNAL flag:STD_LOGIC_VECTOR(0 TO 3):="0000";--选择时钟标志 BEGIN PROCESS(clk)--分频1Hz和2Hz VARIABLE i,j:INTEGER RANGE 0 TO 1000; BEGIN IF(CLK'EVENT AND CLK='1')THEN i:=i+1; j:=j+1; IF(i=500)THEN clk1<=NOT clk1; i:=0; END IF; IF(j=250)THEN clk2<=NOT clk2; j:=0; END IF; END IF; END PROCESS; PROCESS(jia,jian)BEGIN IF(jia='0')THEN flag<=flag+"0001"; ELSIF(jian='0')THEN flag<=flag-"0001"; ELSE flag<=flag; END IF; END PROCESS; PROCESS(clk1,clk2) BEGIN CASE flag IS WHEN "0000"=>led<=clk1; WHEN "0001"=>led<=clk2; WHEN OTHERS=>led<='0'; END CASE; END PROCESS; END ARCHITECTURE zuoye6;
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