[问答]

关于modelsim和matlab协仿真的问题，用的是verilog语言。。。。

2081 matlab

问答对人有帮助，内容完整，我也想知道答案 0 问题：用vhdl语言和Verilog语言和matlab协仿真同一个程序，在modelsim上跑出来的结果不一样。导致时序有问题。网上查了很多资料没有结果。（调用的.m函数一样即输入信号一样）。例子：带使能信号和复位信号的加法器，由matlab给输入数据addin,en。错误： VHDL仿真结果貌似是正确的，但是verilog语言仿真的结果addout应该延时输入的addin一个clk，为什么没有延时呢。！！ 1. VHDL语言： LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity test is port ( rst_n : in std_logic; clk : in std_logic; en : in std_logic; addin : in std_logic_vector(11 downto 0); addout : out std_logic_vector (11 downto 0) ); END test; architecture rtl of test is signal add1 : std_logic_vector(11 downto 0); begin process(clk,rst_n) begin if rst_n ='0' then add1<=(others=>'0'); elsifclk'event and clk = '1' then if en = '1' then add1<=addin+'1'; else add1<=add1; endif; end if; end process; addout<=add1; end architecture; 2. Verilog语言 module test (clk, rst_n, addin, en, addout ); input clk; input rst_n; input en; input [11:0] addin; output [11:0] addout; reg [11:0] add1; assign addout=add1; always @ (posedge clk) begin if (!rst_n) begin add1=12'h0; end else if(en) begin add1=addin+1; end end endmodule 0 VHDL.png (65.6 KB, 下载次数: 7) verilog.png (61.41 KB, 下载次数: 1)
2015-4-28 09:12:50　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 Aomiz_fans 相关推荐 • altera与matlab是否有system generator做硬件协仿真？ 3190 • 新人求助关于modelsim仿真的问题 3457 • ISE Verilog仿真 2470 • modelsim 仿真fft 6334 • modelsim仿真时钟的value为Pu1是怎么回事 4654 • 关于Modelsim的使用方法请教 5857 • 使用vivado的仿真器仿真时，modelsim的transcript界面无法输出C程序的printf语句是为什么？ 430 • 关于modelsim_altera仿真出错 4786 • fft ip核仿真的验证 4096 • 求大神解答，关于modelsim仿真的问题 3342 1个回答

答案对人有帮助，有参考价值 0 这是我给的m文件，即输入的激励： function [iport,tnext] = test(oport, tnow, portinfo) tnext=[]; iport=struct(); persistent inc; persistent rst; CLK_PERIOD = 1e-8; RST_MUL_TIME = 5; RST_TIME = RST_MUL_TIME * CLK_PERIOD; if isempty(inc) inc=0; iport.addin=dec2bin(0,12); iport.en=dec2bin(0,1); end inc =inc+1; if tnow <= RST_TIME rst = dec2bin(0, 1); inc=[]; else rst = dec2bin(1, 1); end if inc>=10 iport.addin=dec2bin(inc,12); iport.en=dec2bin(1,1); end if 30==mvl2dec(oport.addout) iport.en=dec2bin(0,1); end iport.rst_n=rst; end

2015-4-28 09:15:44 评论举报 Aomiz_fans