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ISE Verilog仿真

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问答对人有帮助，内容完整，我也想知道答案 0 我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎么办？ 0
2017-4-25 01:00:26　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报道骨仙风_785 相关推荐 • 怎么让ise 12.4设置为verilog而不是vhdl 1738 • ISE 13.3进行模拟时显示警告 1813 • ISE怎么仿真波形？ 7020 • 是否可以使用逻辑单元的verilog代码？ 1334 • verilog仿真 3103 • verilog的仿真和综合有什么区别？ 9443 • JTAG仿真问题（ISE） 2308 • ise和modelsim联合仿真每次修改都要重新启动modelsim吗 4260 • verilog vhdl 2332 • ISE使用时出现了一个奇怪的警告。 3244 2个回答