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初学者求助大家。。。design compiler脚本中的clk_period指的是什么?它和电路里的clk有什么关系?应该设多大合适?综合后插入buffer会影响latency吗?电路的频率到底由什么确定?
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1个回答
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谢谢哦,学习了哦
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