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在看verilog代码时,看到这样两种表示方法:一种是:
“ wire a; assign a=b; ” 一种是: “wire a=b;” 请教各位大神这两种写法实现出的电路一样不,有什么区别没?研究了好久也没看明白 |
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1个回答
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这个只是声明的方式不同,没有什么影响吧
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