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请教一下各位,我使用的是Virtex5 FPGA,在调试中出现过很多次以下这种问题。本来程序用的好好的,改动一个和逻辑完全没有关系的地方再烧进去,工作就不正常了。比如我通过USB读取SDRAM的数据传到上位机,之前从地址0开始读取,没有任何问题,现在从地址4开始读取就不能正常工作了。然后我把读SDRAM地址信号的后三位拉到测试引脚上就又能正常工作了。类似这种问题经常出现,我和我实验室的同学们已经遇到过很多次了,各种不同的FPGA均遇到过这种问题。改动一个完全跟逻辑没有关系的地方就不能正常工作,但将某些信号扇出到输出管脚上之后又能正常工作了。请问这种现象是什么原因产生的?有没有什么比较好的解决方法?
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