FPGA 学习笔记02（UART RS232，verilog）——2014_6_19

https://bbs.elecfans.com/jishu_438072_1_1.html

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串口发送

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配合 https://bbs.elecfans.com/jishu_438072_1_1.html
过渡到 FPGA （模块一定要先掌握理解）

学习的代码还是基于青创的代码，也看了其他开发板的代码，基本上发送和接收是分成了两部分。
对学习来说，大块分成小块是更适合初学者的。

先看怎样利用 uart 发送，这里有个体会，学习 FPGA时，使用的外设不要同时一起学习，这些外设应该利用 51或其他方法先掌握。看了一些 FPGA 视频和教程（大多数同时 FPGA 和外设学习），不仅 FPGA相关知识没有说清楚，外设知识也没说清楚，两个不清楚的新知识再合在一起理解，100%失败。

使用 115200 , N ,8,1 格式。

这个代码还是比较好理解的，从结构上比《笔记1》中 1602 驱动代码还要好理解。

首先，有一个 top 模块，这个模块例化下面的两个子模块，并在这个模块中设置要传送的字符（串）。

gen_divd 分频模块，几乎所有模块都必备的，理解非常简单，不在笔记2里理解，只拿过来使用即可。

uart_x 发送模块，学习的重点，描述了怎样发送开始位，数据，停止位。

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uart_x 发送模块

      input clk,Reset,XmitCmdp;
      input [7:0] TxdBuf;
      output Txd,TxDone;

      reg Txd,TxDone;
      reg [7:0] TxdBufTmp;

      reg [3:0] BitCnt;
      reg [4:0] nState,cState;

clk 就是未分频的时钟，Reset 复位， XmitCmdp 由高变低以后的下一个时钟上升沿开始串口发送

TxdBuf 要发送的字符（8 个bit）

Txd 发送，TxDone 发送结束标志

TxdBufTmp 发送字符缓冲（8个bit）

BitCnt 发送字符计数器

nState 下一个状态 , cState 目前状态。

看到 nState 和 cState 就能看出来又是一个标准的有限状态机应用。

如上图所示，有六种状态，
parameter    TXIdle=5'b0_0000,  // 空闲状态
            TXLoad=5'b0_0001,       // 装载字符状态
            TXStartBit=5'b0_0010, //开始位状态
            TXDataBit=5'b0_0100, //数据位状态
            TXStopBit=5'b0_1000, //停止位状态
            TXDone=5'b1_0000;    //结束标志

有了上面的准备工作，下面代码看似复杂，其实是最简单的，因为他是标准的三段式有限状态机。

    //同步时序描述状态转移
always @ (negedge Reset or posedge clk)
      。。。。。
    //组合逻辑描述状态的转移条件
always @ (cState or XmitCmdp or Reset or BitCnt)
      。。。。。
//时序逻辑描述输出变化
always @(posedge clk or negedge Reset)
      。。。。。

具体看这些实现代码：

      //同步时序描述状态转移
      always @ (negedge Reset or posedge clk)
            if(!Reset)
                     cState<=TXIdle;
            else
                     cState<=nState;

学过状态机，很容易理解。

      //组合逻辑描述状态的转移条件
      always @ (cState or XmitCmdp or Reset or BitCnt)
            if(!Reset)
                     nState=TXIdle;
            else if(XmitCmdp)
                     nState=TXLoad;
            else
                     case(cState)
                              TXLoad:             nState=TXStartBit;
                              TXStartBit:       nState=TXDataBit;
                              TXDataBit:
                                             if(BitCnt>=8)
                                                      nState=TXStopBit;
                                             else
                                                      nState=TXDataBit;
                              TXStopBit:       nState=TXDone;
                              TXDone,TXIdle:       nState=TXIdle;
                              default:       nState=5'bx;
                     endcase

组合逻辑，使用阻塞式赋值。
状态也一目了然：

XmitCmdp 输入出发， TXLoad --> TXStartBit --> TXDataBit --> TXStopBit --> TXDone --> TXIdle

最后就是，

      //时序逻辑描述输出变化
      always @(posedge clk or negedge Reset)
            if(!Reset)
            begin
                     Txd<=1'b1;
                     TxDone<=1'b0;
                     BitCnt<=4'b0000;
            end
            else
                     case(nState)
                              TXLoad:
                                    begin
                                    TxdBufTmp<=TxdBuf;
                                    TxDone<=1'b0;
                                    end
                              TXStartBit:
                                    Txd<=1'b0;
                              TXDataBit:
                                    begin
                                             Txd<=TxdBufTmp[BitCnt];
                                             BitCnt<=BitCnt+1'b1;
                                    end
                              TXStopBit:
                                    Txd<=1'b1;
                              TXDone:
                                    TxDone<=1'b1;
                              TXIdle:BitCnt<=4'b0000;
                              default:;
                     endcase

这样发送子模块就可以理解了。

陈文胜 · 2015-12-7 22:06:21

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接收模块 TOP

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TOP模块例化 RS232 接收模块，然后根据接收的字符决定 LED 的亮灭。

默认情况下，三个 LED 等都亮，如果接收到 0xA1，第三个LED 灭；0xA2，第二个LED 灭；0xA3，第一个 LED 灭。

非常简单，

//组合逻辑，根据接收到的数据电亮不同的LED
always @ (Resetb,RevData)
      if(!Resetb)
         begin
         Led=3'b111;
         end
      else
         begin
         case(RevData)
            8'hA1:Led=3'b110;
            8'hA2:Led=3'b101;
            8'hA3:Led=3'b011;
            default:Led=3'b111;
         endcase
         end

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总的来说，这个例程的结构和思路还是非常清晰的。

包含发送和接收的例程。
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