FPGA 学习笔记02（UART RS232，verilog）——2014_6_19

https://bbs.elecfans.com/jishu_438072_1_1.html

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串口发送

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配合 https://bbs.elecfans.com/jishu_438072_1_1.html
过渡到 FPGA （模块一定要先掌握理解）

学习的代码还是基于青创的代码，也看了其他开发板的代码，基本上发送和接收是分成了两部分。
对学习来说，大块分成小块是更适合初学者的。

先看怎样利用 uart 发送，这里有个体会，学习 FPGA时，使用的外设不要同时一起学习，这些外设应该利用 51或其他方法先掌握。看了一些 FPGA 视频和教程（大多数同时 FPGA 和外设学习），不仅 FPGA相关知识没有说清楚，外设知识也没说清楚，两个不清楚的新知识再合在一起理解，100%失败。

使用 115200 , N ,8,1 格式。

这个代码还是比较好理解的，从结构上比《笔记1》中 1602 驱动代码还要好理解。

首先，有一个 top 模块，这个模块例化下面的两个子模块，并在这个模块中设置要传送的字符（串）。

gen_divd 分频模块，几乎所有模块都必备的，理解非常简单，不在笔记2里理解，只拿过来使用即可。

uart_x 发送模块，学习的重点，描述了怎样发送开始位，数据，停止位。

************************************
************************************
uart_x 发送模块

      input clk,Reset,XmitCmdp;
      input [7:0] TxdBuf;
      output Txd,TxDone;

      reg Txd,TxDone;
      reg [7:0] TxdBufTmp;

      reg [3:0] BitCnt;
      reg [4:0] nState,cState;

clk 就是未分频的时钟，Reset 复位， XmitCmdp 由高变低以后的下一个时钟上升沿开始串口发送

TxdBuf 要发送的字符（8 个bit）

Txd 发送，TxDone 发送结束标志

TxdBufTmp 发送字符缓冲（8个bit）

BitCnt 发送字符计数器

nState 下一个状态 , cState 目前状态。

看到 nState 和 cState 就能看出来又是一个标准的有限状态机应用。

如上图所示，有六种状态，
parameter    TXIdle=5'b0_0000,  // 空闲状态
            TXLoad=5'b0_0001,       // 装载字符状态
            TXStartBit=5'b0_0010, //开始位状态
            TXDataBit=5'b0_0100, //数据位状态
            TXStopBit=5'b0_1000, //停止位状态
            TXDone=5'b1_0000;    //结束标志

有了上面的准备工作，下面代码看似复杂，其实是最简单的，因为他是标准的三段式有限状态机。

    //同步时序描述状态转移
always @ (negedge Reset or posedge clk)
      。。。。。
    //组合逻辑描述状态的转移条件
always @ (cState or XmitCmdp or Reset or BitCnt)
      。。。。。
//时序逻辑描述输出变化
always @(posedge clk or negedge Reset)
      。。。。。

具体看这些实现代码：

      //同步时序描述状态转移
      always @ (negedge Reset or posedge clk)
            if(!Reset)
                     cState<=TXIdle;
            else
                     cState<=nState;

学过状态机，很容易理解。

      //组合逻辑描述状态的转移条件
      always @ (cState or XmitCmdp or Reset or BitCnt)
            if(!Reset)
                     nState=TXIdle;
            else if(XmitCmdp)
                     nState=TXLoad;
            else
                     case(cState)
                              TXLoad:             nState=TXStartBit;
                              TXStartBit:       nState=TXDataBit;
                              TXDataBit:
                                             if(BitCnt>=8)
                                                      nState=TXStopBit;
                                             else
                                                      nState=TXDataBit;
                              TXStopBit:       nState=TXDone;
                              TXDone,TXIdle:       nState=TXIdle;
                              default:       nState=5'bx;
                     endcase

组合逻辑，使用阻塞式赋值。
状态也一目了然：

XmitCmdp 输入出发， TXLoad --> TXStartBit --> TXDataBit --> TXStopBit --> TXDone --> TXIdle

最后就是，

      //时序逻辑描述输出变化
      always @(posedge clk or negedge Reset)
            if(!Reset)
            begin
                     Txd<=1'b1;
                     TxDone<=1'b0;
                     BitCnt<=4'b0000;
            end
            else
                     case(nState)
                              TXLoad:
                                    begin
                                    TxdBufTmp<=TxdBuf;
                                    TxDone<=1'b0;
                                    end
                              TXStartBit:
                                    Txd<=1'b0;
                              TXDataBit:
                                    begin
                                             Txd<=TxdBufTmp[BitCnt];
                                             BitCnt<=BitCnt+1'b1;
                                    end
                              TXStopBit:
                                    Txd<=1'b1;
                              TXDone:
                                    TxDone<=1'b1;
                              TXIdle:BitCnt<=4'b0000;
                              default:;
                     endcase

这样发送子模块就可以理解了。

oldbeginner · 2014-6-19 17:57:27

******************
top 发送顶层模块

******************

顶层模块主要是例化两个子模块，分频子模块（提供波特率）和发送子模块，

uart_x UartTx(.clk(TxClk),.Reset(Resetb),.Txd(Txd), .XmitCmdp(XmitPlus),.TxdBuf(TxData),.TxDone(TxFinish));

always @ (negedge Resetb or posedge TxClk )
if(!Resetb)
begin
ByteCnt<=4'd0;
Cnt<=2'b0;
XmitPlus<=0;
end
else//循环发送a-j,共10个字母
begin
Cnt<=Cnt+1'b1;
case(Cnt)
2'b00:
begin
XmitPlus<=1;
TxData<=8'h61+ByteCnt;
end
2'b01:
XmitPlus<=0;
2'b10:
begin
if(TxFinish)
begin
Cnt<=2'b0;
ByteCnt<=ByteCnt+1'b1;
if(ByteCnt>=9)
ByteCnt<=4'b0;
end
else
Cnt<=2'b10;
end
endcase
end

复制代码

其实核心就是，

cnt 是计数器，通过计数，装载字符，发送信号，下一次发送字符设置。就完成了字符不停的发送。

测试如下，

蒋毛毛 · 2014-6-19 22:45:13

刚学到这儿。呵呵

oldbeginner · 2014-6-23 18:18:58

oldbeginner 发表于 2014-6-19 17:57
******************
top 发送顶层模块

******************
RS232 接收模块

******************

理解发送模块后，再来理解接收模块就容易许多了。

C51 单片机教材上是这样描述 RS232 接收的，

串行口的接收控制器对RXD线进行采样，其采样频率是接收时钟的16倍。当连续8次采集到RXD线上为低电平时，检测电路便认定RXD线上有了“开始位”，在此后，便开始在每次第7 、 8 、9三个脉冲时进行RXD采样，采取“三中取二”的原则来确定接收的数据（如图所示）。

上图是标准的 C51 时序和采样。

这里接收模块采用青创的例子，采样规则和标志C51 异同如下：
1、采样频率为接收时钟 16倍，相同；、

2、标准C51 当连续8次采集到RXD线上为低电平时，检测电路便认定RXD线上有了“开始位”，例程一致；

3、例程是每次第 8 个脉冲时进行RXD采样，采取 “只取中间一个值” 的原则来确定接收的数据，与C51 “三中取二”的原则不一致。

该例程结构：
1、top 和接收模块、分频模块；
2、接收模块采样三段式状态机。

***************************
***************************
接收模块

***************************
状态图

复习一下接收，

为了实现上面的接收功能，定义了以下状态，

      parameter       Idle=4'b0000,
                              RevStartBit=4'b0001,
                              RevDataBit=4'b0010,
                              RevStopBit=4'b0100,
                              RevDone=4'b1000;

这些状态关系（quartus 生成）：

状态关系还是非常清晰的。

*************************
三段式

/*以下为三段式状态机*/
//状态转移
always @ (posedge ClkIn or negedge Resetb)
。。。。。

//状态转移条件判断
always @ (cState or Resetb or RxdIner or Cnt16 or Cnt8)
。。。。。

//各个状态的时序控制
always @ (posedge ClkIn or negedge Resetb)
。。。。。

*************************
//状态转移
always @ (posedge ClkIn or negedge Resetb)
if(!Resetb)
cState<=Idle;
else
cState<=nState;

复习一下， cState = current State ;
nState = next State

**************************
//状态转移条件判断
always @ (cState or Resetb or RxdIner or Cnt16 or Cnt8)
if(!Resetb)
nState=Idle;
else
case(cState)
Idle:
Idle转移条件判断;

RevStartBit:
RevStartBit转移条件判断;

RevDataBit:
RevDataBit转移条件判断;

RevStopBit:
RevStopBit转移条件判断;

RevDone:
RevDone转移条件判断;

default:nState=4'bx;
endcase

状态转移条件判断，明显比较复杂，同时也是本节的重点，因为采样规则要在这里体现。

例如
2、标准C51 当连续8次采集到RXD线上为低电平时，检测电路便认定RXD线上有了“开始位”，例程一致；

就是 RevStartBit转移条件判断; 要实现的。

RevStartBit:
begin
if(Cnt16<8)//只要有输入为高，立即跳到Idle状态，连续8次采集低电平则认为开始位
begin
if(RxdIner==1'b0)
nState=RevStartBit;
else
nState=Idle;
end
else
nState=RevDataBit;//
end

复制代码

Cnt16 16倍于接收时钟，当前8次都采集低电平，则后面8次采样不需要判断，直接 nState=RevDataBit;

例如，
3、例程是每次第 8 个脉冲时进行RXD采样，采取 “只取中间一个值” 的原则来确定接收的数据，与C51 “三中取二”的原则不一致。

RevDataBit:
begin
if(Cnt8==4'd8&&Cnt16==4'd15)//采完8个bits后停止
nState=RevStopBit;
else
nState=RevDataBit;
end

复制代码

其他几个状态转移条件判断类似理解。

********************************
//各个状态的时序控制
always @ (posedge ClkIn or negedge Resetb)
if(!Resetb)
begin
Cnt16<=4'b0;
Cnt8<=3'b0;
RxReady<=1'b0;
end
else
case(nState)
Idle:
Idle 时序控制;

RevStartBit:
RevStartBit 时序控制;

RevDataBit:
RevDataBit 时序控制；

RevStopBit:
RevStopBit 时序控制；

RevDone:
RevDone 时序控制；

endcase

通过 RevDataBit 时序控制来辅助理解，

3、例程是每次第 8 个脉冲时进行RXD采样，采取 “只取中间一个值” 的原则来确定接收的数据，与C51 “三中取二”的原则不一致。

RevDataBit:
begin
Cnt16<=Cnt16+1'b1;
if(Cnt16==7)//在中间采样
begin
RxDataBuf[Cnt8]<=RxdIner;
Cnt8<=Cnt8+1'b1;
end

复制代码

可以看出当 Cnt16 ==7 时，进行采样，此时缓冲 RxDataBuf[Cnt8]<=RxdIner;
这里 RxdIner 其实就是 Rxd，只不过这个例程加了一个 D触发器，去除数据线上的干扰，
**********************
//D触发器，去除数据线上的干扰
always @ (posedge ClkIn or negedge Resetb)
if(!Resetb)
RxdIner<=1'b1;
else
RxdIner<=Rxd;
*********************

其他时序控制也用类似方法理解。

这样接收模块就有了整体理解。

oldbeginner · 2014-6-24 18:38:11

oldbeginner 发表于 2014-6-23 18:18
******************
RS232 接收模块

*****************
接收模块 TOP

*****************

TOP模块例化 RS232 接收模块，然后根据接收的字符决定 LED 的亮灭。

默认情况下，三个 LED 等都亮，如果接收到 0xA1，第三个LED 灭；0xA2，第二个LED 灭；0xA3，第一个 LED 灭。

非常简单，

//组合逻辑，根据接收到的数据电亮不同的LED
always @ (Resetb,RevData)
      if(!Resetb)
         begin
         Led=3'b111;
         end
      else
         begin
         case(RevData)
            8'hA1:Led=3'b110;
            8'hA2:Led=3'b101;
            8'hA3:Led=3'b011;
            default:Led=3'b111;
         endcase
         end

*********************
总的来说，这个例程的结构和思路还是非常清晰的。

包含发送和接收的例程。

h___gd · 2014-7-8 09:17:54

好的，学习中

lihongwen1970 · 2015-3-1 12:15:55

很好,作我学习资料

friend8_zte · 2015-3-1 18:33:14

学习了，很不错啊，楼主辛苦了！

fzm2152 · 2015-8-18 11:21:33

楼主辛苦。。。。。。

常万琦 · 2015-8-26 15:28:30

好东西，顶一下.谢谢楼主分享。

juventus_yang · 2015-8-30 20:24:12

非常感谢楼主的分享，讲解的非常透彻，倍频和3取2让我恍然大悟!

柴先生 · 2015-9-2 10:48:30

非常感谢楼主的分享，讲解的非常透彻
又整理好的pdf就更好了
顶楼主

laureling · 2015-9-11 16:07:20

这个帖子讲的非常细，附件也很有用，十分感谢

laureling · 2015-9-11 16:07:52

这个帖子讲的非常细，附件也很有用，十分感谢

lv0817 · 2015-9-30 16:45:53

这个帖子讲的非常细，附件也很有用，十分感谢

condor_titain · 2015-10-9 17:31:55

楼主讲得非常的透，点赞！点赞！点赞！点赞！点赞！点赞！点赞！点赞！点赞！点赞！点赞！

李大为 · 2015-10-9 18:34:57

非常感谢楼主的分享！！！！！！

jkhjkabc · 2015-11-12 17:00:26

感谢楼主，谢谢分享。

chenren328 · 2015-11-13 11:07:33

这是用心在讲啊支持支持顶

梁松 · 2015-11-27 09:54:08

oldbeginner 发表于 2014-6-24 18:38
*****************
接收模块 TOP

状态机挺好的谢谢分享

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