发帖

【优惠升级】华秋PCB首单最高立减100元，SMT免费贴片！！！

[问答]

FPGA xilinx 程序调试出错

8811

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 wzh212 于 2014-6-3 16:34 编辑 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop. reg rd_en; always @() begin rd_en <= ~csn && ~rdn; WR_RISING <= ~csn && ~wrn; end always @(posedge rd_en) begin if(rd_en == 1) begin case(addr[2:0]) 3'b000:data_reg <= ARM_FPGA_REG0; 3'b001:data_reg <= ARM_FPGA_REG1; 3'b010:data_reg <= ARM_FPGA_REG2; 3'b011:data_reg <= ARM_FPGA_REG3; 3'b100:data_reg <= ARM_FPGA_REG4; 3'b101:data_reg <= ARM_FPGA_REG5; 3'b110:data_reg <= ARM_FPGA_REG6; 3'b111:data_reg <= ARM_FPGA_REG7; default:; endcase end end 复制代码* 程序用到rd_en的地方，麻烦高手指点下，非常感谢！[qq]1146254321[/qq] 0
2014-6-3 16:33:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报无相关推荐 • 调试FPGA系统时遇到的问题怎么解决？ 1343 • quartus2015 如何在线调试 7256 • FPGA编译老出错 7730 • Labview 2012 FPGA Spartan 3E 编译出错 3043 • 什么是FPGA调试软件FPGAView？ 1291 • Verilog程序16位除法器QUARTUS2调试出来波形总是不对 6263 • DEBUG调试出错 1133 • stm32与xilinx FPGA通信 4661 • 如何选择Xilinx的FPGA产品 1954 • 如何调试Xilinx Kintex-7 FPGA避免输出被破坏？ 1176 6个回答

答案对人有帮助，有参考价值 0 坐等程序高手我也学习下

2014-6-5 12:57:24 评论举报刘佳文

答案对人有帮助，有参考价值 0 由于有以下一行： always @(posedge rd_en) 综合工具会认为rd_en是时钟。所以有这个WARNING。假设真实时钟是clk，可以改为： always @(posedge clk) 这样rd_en就会被综合成寄存器的CE（时钟使能）控制信号。别人答案，非常感谢！

2014-6-5 14:00:52 评论举报无

答案对人有帮助，有参考价值 0 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop. 警告的内容已经说明了一切了可以看警告372的帮助文件

2014-6-7 14:14:32 评论举报 z00

答案对人有帮助，有参考价值 0 z00 发表于 2014-6-7 14:14 WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a combinatorial pin. Thi ... 呵呵，警告的内容看懂了，就是不知道怎么去解决,谢谢你的回答！

2014-6-9 09:31:49 评论举报无

答案对人有帮助，有参考价值 0 {:3:}{:3:}{:3:}

2014-9-3 15:25:33 评论举报 dxl3210

答案对人有帮助，有参考价值 0 谢谢分享！！！！！！！！！！！！！！！！！

2014-9-7 16:50:40 评论举报天天想

撰写答案

你正在撰写答案

如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容图片侵权或者其他问题，请联系本站作侵删。侵权投诉

我要提问

精选推荐

通过vivado来实现串口通信（Verilog语言）

1500 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4

1072 浏览 0 评论
如何使用CAN通信如何实现对变频器的控制？

2584 浏览 1 评论
想请教一下华芯拓远的工程师关于ASIC芯片调试软件的问题

2270 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？

2541 浏览 0 评论

热门帖

高速总线背板设计

2025 浏览 55 评论
新技术VPX VME64总线介绍

6037 浏览 113 评论

快速回复 返回顶部 返回列表

关注微信公众号

电子发烧友网

电子发烧友论坛

社区合作: 刘勇; 联系电话：15994832713; 邮箱地址：liuyong@huaqiu.com

社区管理: elecfans短短; 微信：elecfans_666; 邮箱：users@huaqiu.com

【优惠升级】华秋PCB首单最高立减100元，SMT免费贴片！！！

返回 FPGA|CPLD|ASIC论坛

回复

关闭

站长推荐 /7

快速回复 返回顶部 返回列表

- 技术社区: HarmonyOS技术社区

RISC-V MCU技术社区

FPGA开发者技术社区

- OpenHarmony开源社区: OpenHarmony开源社区

- 嵌入式论坛: ARM技术论坛

STM32/STM8技术论坛

嵌入式技术论坛

单片机/MCU论坛

RISC-V技术论坛

瑞芯微Rockchip开发者社区

FPGA|CPLD|ASIC论坛

DSP论坛

- 电路图及DIY: 电路设计论坛

DIY及创意

电子元器件论坛

专家问答

- 电源技术论坛: 电源技术论坛

无线充电技术

- 综合技术与应用: 机器人论坛

USB论坛

电机控制

模拟技术

音视频技术

综合技术交流

上位机软件（C/Python/Java等）

- 无线通信论坛: WIFI技术

蓝牙技术

天线|RF射频|微波|雷达技术

- EDA设计论坛: PCB设计论坛

DigiPCBA论坛

Protel|AD|DXP论坛

PADS技术论坛

Allegro论坛

multisim论坛

proteus论坛|仿真论坛

KiCad EDA 中文论坛

DFM|可制造性设计论坛

- 测试测量论坛: LabVIEW论坛

Matlab论坛

测试测量技术

传感技术

- 招聘/交友/外包/交易/杂谈: 项目外包

供需及二手交易

工程师杂谈|交友

招聘|求职|工程师职场

- 官方社区: 发烧友官方/活动

华秋商城

华秋电路

time

recommend

hot

post

—
—
—

版
块
导
航