[问答]

Verilog程序16位除法器QUARTUS2调试出来波形总是不对

6260 Verilog

问答对人有帮助，内容完整，我也想知道答案 1 刚学习FPGA一个礼拜，从树上抄了一段小程序，16位除法器，QUARTUS2调试出来波形总是不对（偶尔有几段是对的），还望大神指教，本人菜鸟。程序： module DIV16(input CLK, input [15:0] A,B, output reg [15:0] QU,RE); reg[15:0] AT,BT,P,Q; integer i; always @(posedge CLK) begin AT=A; BT=B; P=16'h0000; Q=16'h0000; for(i=15;i>=0;i=i-1) begin P={P[14:0], AT[15]}; AT={AT[14:0], 1'b0}; P=P-BT; if(P[15]==1) begin Q=0; P=P+BT; end else Q=1; end QU=Q; RE=P; end endmodule 复制代码为什么QU（商）,RE（余数）老是不对，而且第一个时钟都是对的。 0
2015-5-5 14:12:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 hang2212345 相关推荐 • 求大神分享一种基于Verilog计算精度可调的整数除法器的设计 1206 • 请问产品的EMC是设计出来的还是测试出来的？ 1372 • Quartus2的安装问题 3207 • quartus2 11.0破解文件保证可用 3957 • 对OPA847仿真，通过暂态分析对信号分析，只有输出电压的波形显示，请问输出电流能测试出来吗？ 193 • 请问Quartus2的程序怎么植入到ISE中？ 4767 • 高速硬件除法器 10682 • 求助关于GPS模块程序 2759 • ADS1248搭配PT100使用，测试出来误差偏大，为什么？ 32 • 凌力尔特的LED驱动方案LT3743 2040