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本帖最后由 xd192 于 2014-4-18 15:22 编辑
reg [12:0]count=0; alway@(posedge CLK)if(count==13'd7499) count<=13'd7499; else count<=count+1'b1; 用signalTap跑出来的波形里这个计数器的值是一直为13'd7499，这是怎么回事， 顺便问一下，这里定义reg [12:0]count=0;但是波形里看到的count不是从0开始计数的。。 
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