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刚学verilog，试了一下非阻塞赋值，代码如下， 很简单 module test(clk,in,out); input clk; input in; output reg out; always @(posedge clk) out <= in; endmodule 时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗 
testbench就不贴出来了，直接看仿真波形 谁解释一下，我看综合后RTL实际上是一个D触发器，结果怎么会是这样，菜鸟求教 
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5个回答
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2012-10-30 10:19:16
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你用的是功能仿真，还是时序仿真？如果是时序仿真，那肯定会有延时，这是硬件本身决定的···！
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同意楼上朋友的意见,时序仿真延时引起.功能仿真就整齐了.
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