完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3161
|
刚学verilog，试了一下非阻塞赋值，代码如下， 很简单 module test(clk,in,out); input clk; input in; output reg out; always @(posedge clk) out <= in; endmodule 时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗 
testbench就不贴出来了，直接看仿真波形 谁解释一下，我看综合后RTL实际上是一个D触发器，结果怎么会是这样，菜鸟求教 
0
|
|
相关推荐
5个回答
|
|
|
|
|
|
2012-10-30 10:19:16
评论
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
你用的是功能仿真，还是时序仿真？如果是时序仿真，那肯定会有延时，这是硬件本身决定的···！
|
|
|
|
|
|
同意楼上朋友的意见,时序仿真延时引起.功能仿真就整齐了.
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1415 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1055 浏览 0 评论
2491 浏览 1 评论
2190 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2457 浏览 0 评论
1924 浏览 52 评论
6021 浏览 113 评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
1331
