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module multiple( clk, rst_n, ain, bin, start, qout, ); input clk; input rst_n; input start; input [15:0] ain,bin; output [31:0] qout; reg [15:0] areg,breg; reg [31:0] qout_r; integer i; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin areg<=16'h0000; breg<=16'h0000; qout_r<=32'h0000_0000; end else if (start) begin areg<=ain; breg<=bin; qout_r<=32'h0000_0000; for(i=0;i<=15;i=i+1) if(breg) qout_r<=qout_r+(areg<
end end assign qout=qout_r; endmodule 
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这个乘法器不完整，既没有包括符号的区位，而且我觉得在verilog中使用for语句不是很好。
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zhege chegnfaqi buwanzheng ,ji meiuyou baokuo fuhao d equwei ,erqie wo juede zai verilog zhong shiyong for yujubushi henhao. |
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虽然不是很具体，但还是谢谢你 |
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