完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
|
|
相关推荐
8个回答
|
|
如果第一个图片上面的程序是书上的 第二个是你的程序的话 首先,在module后面你没有添加端口定义 ,其次,你的中间程序中国,没有添加I/O说明 就是input output
每个verilog程序包括四个主要部分:端口定义、I/O说明、内部信号声明、功能定义 |
|
|
|
抬眼一看,你第一张图就错了
|
|
|
|
好好看看基础语法书吧 再接再厉
|
|
|
|
第一个程序难道是看书不认真?
|
|
|
|
input 不能定义成 reg
|
|
|
|
仔细看错误提示~~
|
|
|
|
{:9:}{:9:}{:9:}{:9:}{:9:}
|
|
|
|
你的输入和输出都没有定义长度,而reg又定义了长度
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1241 浏览 0 评论
399 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1395 浏览 1 评论
456 浏览 0 评论
1345 浏览 1 评论
4248 浏览 94 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-15 02:21 , Processed in 0.572605 second(s), Total 56, Slave 48 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号