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2013-4-1 15:40:36
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my_electron 发表于 2013-4-1 15:40 我全按照教学做的。 一个VERILOG源代码和一个testbench。 就这个。~！ vlib work // 建库 vmap work work // 映射 vlog div.v tdiv.v // 编译 vsim testdiv // 仿真（模块名称） add wave/testdiv/ * // 将testdiv下的所有信号变量加入到wave窗口中，注意”*”前 // 必须, 有“ ”，即空格 run 2000 // 或者用run –all等。 view dataflow // 用navigate ? view all nets观察dataflow，不想观察就可以不 // 加这条指令 将上述内容保存后，每次用命令do div.do 就可以自动执行想要的仿真动作。 |
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