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DECODER5-32有错，新手，希望得到帮助

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问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由风在飞于 2012-11-11 22:40 编辑 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity decoder5_32 is port(e,f,g,h:in std_logic; enable:in std_logic; yy:out std_logic_vector(31 downto 0); ); end entity decoder5_32; architecture art5_32 of decoder5_32 is component decoder4_16 is PORT (a:IN STD_LOGIC; b:IN STD_LOGIC; c:IN STD_LOGIC; d:IN STD_LOGIC; en:IN STD_LOGIC; y:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); ); end component deccoder4_16; begin U1:decoder4_16 port map(a=>e,b=>f,c=>g,d=>h,en=>enable,y=>yy(31 downto 16)); U2:decoder4_16 port map(a=>e,b=>f,c=>g,d=>h,not en=>enable,y=>yy(15 downto 0)); end architecture art5_32; 复制代码 Error (10500): VHDL syntax error at decoder5_32.vhd(9) near text ")"; expecting an identifier, or "constant", or "file", or "signal", or "variable" Error (10500): VHDL syntax error at decoder5_32.vhd(21) near text ")"; expecting an identifier, or "constant", or "file", or "signal", or "variable" ----------------------------------- 下面是decoder4-16 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder4_16 IS PORT (a:IN STD_LOGIC; b:IN STD_LOGIC; c:IN STD_LOGIC; d:IN STD_LOGIC; en:IN STD_LOGIC; y:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY decoder4_16; ARCHITECTURE ar1 OF decoder4_16 IS SIGNAL si1:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN si1<=en & d & c & b & a; WITH si1 SELECT y<="1111111111111110"WHEN"10000", "1111111111111101"WHEN"10001", "1111111111111011"WHEN"10010", "1111111111110111"WHEN"10011", "1111111111101111"WHEN"10100", "1111111111011111"WHEN"10101", "1111111110111111"WHEN"10110", "1111111101111111"WHEN"10111", "1111111011111111"WHEN"11000", "1111110111111111"WHEN"11001", "1111101111111111"WHEN"11010", "1111011111111111"WHEN"11011", "1110111111111111"WHEN"11100", "1101111111111111"WHEN"11101", "1011111111111111"WHEN"11110", "0111111111111111"WHEN"11111", "1111111111111111"WHEN OTHERS; END ARCHITECTURE ar1; 复制代码 0
2012-11-11 22:38:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报风在飞相关推荐 • 关于quartus 11的错误 2593 • 希望有经验的的人能够指点一二 2009 • Viterbi Decoder 7.0和8.0许可证失败 2367 • 如何来认识单片机的电路图啊？希望得到高手的帮助 3250 • 如何得到E币呀很多资料不能下载新手 6749 • 怎样查询在FFMPEG中所有被支持的bm hardware decoder？ 205 • 求关于ambarella的A5 ,A7的芯片资料 7112 • ADS1256设置不同的数据输出速率的时候，得到的24bit的输出数据不相同，为什么？ 57 • Decoder视频解码卡住了怎么解决？ 347 • 求助：希望前辈帮助编写一个小程序 3119 2个回答

答案对人有帮助，有参考价值 0 yy:out std_logic_vector(31 downto 0); 09. ); 10. end entity decoder5_32; 11. 12.architecture art5_32 of decoder5_32 is 13. component decoder4_16 is 14. 15. PORT (a:IN STD_LOGIC; 16. b:IN STD_LOGIC; 17. c:IN STD_LOGIC; 18. d:IN STD_LOGIC; 19. en:IN STD_LOGIC; 20. y:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); （标注红丝部分）定义最后的这个分号是不需要的

2014-4-30 15:57:22 评论举报 youzizhile

答案对人有帮助，有参考价值 0 U2:decoder4_16 port map(a=>e,b=>f,c=>g,d=>h,not en=>enable,y=>yy(15 downto 0)); 这个not不能这样直接使用。需要现在别处处理或者在子程序中处理。

2014-4-30 15:58:45 评论举报 youzizhile

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