【米尔MYC-YM90X安路飞龙DR1开发板】HMI人机界面开发

电子

本帖最后由 mameng 于 2025-8-14 21:28 编辑

产品特点
- 高性能计算：采用双核 ARM Cortex-A35 处理器，64 位架构，主频高达 1GHz，性能类似于 Cortex-A53，在相同频率下，能达到 80%-100% 的性能，而耗电量仅为 Cortex-A53 的 68%，可满足复杂嵌入式系统的实时性需求。
- 可编程逻辑：提供 94,464LEs、240DSP48 单元、5.4Mb Bram，支持灵活的硬件加速功能，可根据不同的应用需求进行定制化编程。
- 可编程加速引擎：搭载 0.4TOPS NPU 与 JPU 图像编解码单元，专为高效边缘计算与视频处理设计，能够加速人工智能算法的运行，提高图像和视频处理的效率。
- 丰富接口支持：支持 LVCMOS、LVDS、三速以太网、USB、CAN-FD 和 MIPI 等高速接口，通过 PL 侧可编程 IO 还可拓展更多用户可定制接口，方便与各种外部设备进行连接和通信。
- 存储容量大：SOM 模组标配 1GB DDR3 和 8GB eMMC 大容量存储，满足用户数据处理日益增长的需求。
- 设计工艺先进：核心板采用 SMD 贴片的形式焊接在底板，背面是 LCC＋LGA 封装焊盘，有 200 个引脚。板卡采用 12 层高密度 PCB 设计，沉金工艺生产，独立的接地信号层，无铅，具有较高的稳定性和可靠性。

MYC-YM90X 核心板采用高密度高速电路板设计，在大小为 50mm*52mm*1.6mm 板卡上集成了 DR1M90GEG484、 DDR、 eMMC、 QSPI、 WDT、 Osc、 Power IC 等电路等电路。MYC-YM90X 具有最严格的质量标准、超高性能、丰富外设资源、高性价比、长供货时间的特点，适用于高性价比智能设备所需要的核心板要求.

开发搭载DR1M90GEG484，拥有 94,464 个逻辑单元（LEs）、240 个 DSP48 运算单元及 5.4Mb Block RAM，支持灵活的硬件逻辑定制，可实现高速信号处理、自定义接口协议、硬件加速等功能，满足不同场景的专用化需求。
DR1 系列的核心竞争力在于 “硬核处理器系统 + FPGA 可编程逻辑” 的异构集成，并通过高带宽总线实现二者的高效互联，具体表现为：

兼顾性能与灵活性：多核 ARM/RISC-V 处理器提供强大的通用计算能力和成熟的生态系统（如操作系统支持、应用开发工具链），满足复杂嵌入式系统的运算需求；而安路 FPGA 的可编程逻辑则赋予芯片灵活定制的特性，可根据不同场景动态调整硬件功能，适配多样化的接口、协议或加速需求。
低功耗与高性能平衡：在集成高性能处理器的同时，延续了安路 FPGA 的低功耗特性，适合对能耗敏感的场景（如边缘计算、移动设备）。
丰富的片上资源：包含 on-chip RAM、高速内存接口（如 DDR）及多样化外设互联接口，减少外部电路依赖，提升系统集成度和稳定性。

HMI人机界面

开发环境搭建
1. 需求分析与

FPGA处理器（ARM/RISC-V）：负责复杂逻辑控制、操作系统运行、人机交互、高层协议处理等。
FPGA 逻辑：负责实时信号处理、硬件加速（如 AI 推理、图像处理）、自定义接口适配、高速数据采集等。

接口定义：规划处理器与 FPGA 的通信方式（如 AXI 总线、DMA 传输），确定数据交互格式、带宽及时序要求。
资源评估：根据功能需求，评估 FPGA 逻辑资源（LEs、DSP、BRAM）、处理器算力、内存带宽是否满足，必要时调整方案。
由于 FPSoc属于异构器件，同时包含处理器(Central Processing Unit，CPU)和可编程逻辑门阵列(Field Programmable Gate Array，FPGA)。故其应用开发具备特殊性，通常需要两步:
1、在 TD 中进行PL 侧的FPGA 开发,包括硬核IP 的配置和使用RTL 设计数字逻辑电路,并生成对应的比特流文件。
2、在 FD 中进行PS 侧嵌入式应用的开发、调试(这里特指裸机应用，即直接运行在开发板中，而非开发板的操作系统中，以下提到的应用、app等用语都是指裸机应用)。对应的开发流程为:
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2025-8-14 21:21 上传

2. FPGA 可编程逻辑开发（基于 TD 开发套件）
（1）工程创建与 IP 配置

启动安路 TD 开发套件，新建 FPGA 工程，选择目标芯片型号（DR1M90GEG484）。
调用官方 IP 核：根据需求添加基础 IP（如时钟管理 PLL、复位控制器）、接口 IP（如 MIPI-CSI 控制器、Ethernet MAC）、处理器交互 IP（如 AXI 总线接口、DMA 控制器）。

（2）逻辑设计与编码

采用 Verilog 或 VHDL 语言编写自定义逻辑（如硬件加速模块、信号处理算法），并与 IP 核连接。
例如：在机器视觉场景中，FPGA 需实现图像预处理（降噪、缩放）逻辑，通过 AXI 总线将处理后的数据传输给处理器。

（3）综合与实现

综合：执行逻辑综合，生成网表文件，检查资源占用率（避免超过 DR1 系列的 94,464LEs、240DSP 等上限）。
约束配置：添加时序约束（如时钟频率、接口延迟）和物理约束（如引脚分配，需参考开发板原理图）。
布局布线：生成比特流文件（.bit），用于 FPGA 配置。

（4）FPGA 单独验证

通过 TD 开发套件的 “Programmer” 工具，将.bit文件下载到 DR1 开发板的 FPGA 中。
利用示波器、逻辑分析仪或板载 LED、按键等外设，验证 FPGA 逻辑功能（如接口通信、算法输出是否正确）。

3. 处理器系统与应用开发（1）底层系统搭建

BSP 配置：基于官方提供的 BSP 源码包，配置 Linux 内核（或其他 RTOS），使能处理器外设驱动（如 UART、USB、Ethernet）和 FPGA 交互驱动（如 AXI 总线驱动、DMA 驱动）。
设备树定制：修改设备树文件（.dts），描述处理器与 FPGA 的硬件连接关系（如 AXI 从设备地址、中断号）。
镜像生成：编译内核镜像（如zImage）、设备树文件（.dtb）和根文件系统（如 ext4 格式），烧录到开发板的 eMMC 或 QSPI Flash 中。

（2）应用程序开发

基于交叉编译工具链（如arm-linux-gnueabihf-gcc），开发处理器侧应用程序：
- 基础功能：通过系统调用控制外设（如网口通信、文件读写）。
- 与 FPGA 交互：通过/dev设备节点（如/dev/axi_dma）发送数据或指令，实现处理器与 FPGA 的协同工作（如触发 FPGA 加速任务、读取处理结果）。

（3）处理器单独验证

启动开发板，通过串口或 SSH 登录处理器系统，验证内核启动是否正常、外设是否可用。
运行应用程序，测试独立功能（如网络通信、数据计算）是否符合预期。

4. 异构系统联合调试与验证（1）协同配置

先下载 FPGA 比特流文件（.bit），使 FPGA 逻辑生效；再启动处理器系统，加载对应驱动。
验证处理器与 FPGA 的通信链路：通过应用程序发送测试数据，检查 FPGA 是否正确接收并响应（如回传处理后的数据）。

（2）功能与性能测试

功能验证：端到端测试完整业务流程（如工业控制中 “传感器数据→FPGA 采集→处理器决策→FPGA 执行控制”）。
性能优化：
- 若数据传输延迟过高，优化 AXI 总线带宽或 DMA 配置；
- 若 FPGA 资源不足，精简逻辑或复用 IP 核；
- 若处理器负载过高，将部分任务迁移至 FPGA 加速。

（3）环境适应性测试