[问答]

将ADC32RF42 EVM与xilinx ZC706开发板直接相连，JESD204B时钟无法建链成功，为什么？

问答对人有帮助，内容完整，我也想知道答案 0 您好，我将ADC32RF42 EVM与xilinx ZC706开发板直接相连，由LMK04828提供时钟（ADC32RF42 EVM上的C409,C410被焊下，C431,C432用焊锡连接），工作模式采用DDC,complex，D=10，LMFS=4841。Linerate=4G，ADC_Fs=1G，Core_clk=100M，GTX_CLK=100M，SYSREF=1.5625M。时钟波形可以正常产生，但是JESD204B时钟无法建链成功----FPGA那端能接收到SYSREF，但SYNC始终是低电平。请问这是什么原因呢？以下是我们测的时钟波形，以及ADC的寄存器配置值： Core_clk=100M---- 串接0欧电阻（LVDS）： GTX_clk=100M---串接0.1uF电容（LVDS）： SYSREF_FPGA=1.5625M-------- 串接0欧电阻（LVDS）： SYSREF_ADC=1.5625M-------- 串接100欧电阻（LVDS） ADC寄存器配置： 0 本主题由 Harmony技术专家于 2024-11-20 15:13 审核通过
2024-11-20 06:23:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 59 个回答。邀请回答 heks 该类别下有 59 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 wang21cj 该类别下有 46 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 45 个回答。邀请回答颜刚YanG 该类别下有 43 个回答。邀请回答 fdhsfagd 该类别下有 42 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 zhhx1985 该类别下有 41 个回答。邀请回答风动影随该类别下有 40 个回答。邀请回答 K_Ming 该类别下有 40 个回答。邀请回答 kghfh 该类别下有 39 个回答。邀请回答 zhouxk 该类别下有 39 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答深海零下一度1 该类别下有 38 个回答。邀请回答 dsdfshf 该类别下有 38 个回答。邀请回答举报张敏相关推荐 • 如何去实现JESD204B时钟？ 2654 • JESD204B的系统级优势 2054 • 如何让JESD204B在FPGA上工作？FPGA对于JESD204B需要多少速度？ 2525 • JESD204B中的确定延迟到底是什么？它是否就是转换器的总延迟？ 2611 • JESD204B协议有什么特点？ 1714 • jesd204b ip核支持的线速率 6120 • JESD204B是什么工作原理？控制字符是什么？ 1239 • 一文读懂JESD204B标准系统 2629 • 构建JESD204B链路的步骤 4381 • 关于JESD204B接口你想知道的都在这 1086 2个回答

答案对人有帮助，有参考价值 0 如果SYNC保持逻辑低电平，建议先做以下检查：检查电路板，不上电： 1、 SYSREF和SYNC~信号应直流耦合。 2、在电路板未上电的情况下，检查从SYNC源到SYNC输入的电路板SYNC连接是否良好且具有低阻抗。 3、确认JESD204B链路的差分对走线匹配。 4、确认走线的差分阻抗为100 Ω。检查电路板，上电： 1、确认SYNC源和板上电路（SYNC+和SYNC-）配置正确，产生符合SYNC接收器件要求的逻辑电平。 2、确认JESD204B串行发送器和板电路配置正确，产生符合JESD204B串行数据接收器要求的正确逻辑电平。检查SYNC信号：如果SYNC为静态逻辑电平，链路将停留在CGS阶段。可能是所发送的数据有问题，或者JESD204B接收器未对样本进行正确解码。确认发送的是/K/字符。

2024-11-20 15:12:17 评论举报李亮涟

答案对人有帮助，有参考价值 0 您好，根据您的描述，您已经将ADC32RF42 EVM与Xilinx ZC706开发板直接相连，并尝试使用JESD204B协议进行通信。但是，您遇到了JESD204B时钟无法建链成功的问题。以下是一些可能的原因和解决方案： 1. 时钟配置问题：请检查您的时钟配置是否正确。您提到了Linerate=4G，ADC_Fs=1G，Core_clk=100M，GTX_CLK=100M，SYSREF=1.5625M。请确保这些参数与您的硬件和FPGA设计相匹配。如果有任何不匹配，请调整参数以确保它们正确。 2. 硬件连接问题：请检查您的硬件连接是否正确。您提到了LMK04828提供时钟，以及ADC32RF42 EVM上的C409,C410被焊下，C431,C432用焊锡连接。请确保所有连接都正确无误，并且没有短路或断路的情况。 3. FPGA设计问题：请检查您的FPGA设计是否正确实现了JESD204B协议。请确保您的设计中包含了正确的JESD204B核心和配置。如果可能，请参考Xilinx提供的JESD204B示例设计，以确保您的设计正确。 4. 同步问题：您提到FPGA端能接收到SYSREF，但SYNC始终是低电平。这可能是由于同步问题导致的。请检查您的FPGA设计中的同步逻辑，确保SYSREF和SYNC信号在正确的时序下被处理。 5. 寄存器配置问题：您提到了ADC的寄存器配置值。请确保这些配置值正确无误，并且与您的硬件和FPGA设计相匹配。如果有任何不匹配，请调整配置值以确保它们正确。综上所述，您需要检查时钟配置、硬件连接、FPGA设计、同步逻辑和寄存器配置等方面，以找到导致JESD204B时钟无法建链成功的原因。希望这些建议能帮助您解决问题。

2024-11-20 17:05:15 评论举报贺服窍