开发第一步首先需要进行开发环境的搭建。

PC环境

• Win11（不支持Win7）
• VS code
• python3.11

环境设置

所有的操作都需要在英文路径下面进行，并且不要开启杀毒软件。

首先我们需要先确认我们的用户名为英文，如果是中文，则需要将用户名修改为英文或者在环境变量中增加变量以指定安装路径。以上两种方式任选其一。

为了不影响其它软件，我这里选择的是第二种方法。首先右键“我的电脑”，点击“属性”，在弹出的设置框右侧，找到“高级系统设置”

在弹出框中选“高级”中的“环境变量”。在环境变量里新建一个变量PLATFORMIO_CORE_DIR，并设置一个不带中文的路径。

SDK安装

接下来我们就能进行SDK的下载安装了。

SDK下载

开发软件包及SDK下载链接如下：

百度网盘：https://pan.baidu.com/s/17bp-zAnsYRuVMRTSSVHN5A

提取码:12ej

首先我们需要从官方提供的百度网盘中下载最新的SDK

SDK环境配置

下载完SDK安装包后，我们首先在VS code安装Platform环境。

首先打开VS code，在左侧工具栏中找到扩展，

在搜索框输入“PlatformIO IDE”以查找platformIO插件，之后点击【install】安装插件。

安装完成后重启VS code，右侧会出现Platform的标志，说明我们安装成功。

SDK解压

之后我们将下载的SDK进行解压到指定的文件夹中

按照指示一步步完成安装后，得到的文件夹结构如下：

至此就完成了SDK的解压。

样例程序编译

我们使用VS code打开示例程序的文件夹platforms\\AgRV\\examples\\example。

由于开发板使用的是407 芯片，需要先修改platformio.ini 中的board 类型：

board = agrv2k_103

修改为：

board = agrv2k_407

此外为了正常使用官方的dap link进行下载，需要将platformio.ini 中的以下一行配置修改如下

protocol = cmsis-dap-openocd

程序烧录

新开发板第一次使用，要先烧录VE 配置。（不烧录VE 而先烧录程序bin，会报错）。之后就可以修改哪个文件烧录哪个文件了。

之后我们烧录程序

完成之后，就能看到我们的开发板上LED在进行闪烁了。

管脚配置及GPIO使用

管脚配置

但在AG32 里，信号线和管脚是彻底分离的，可以把任意信号线绑定到任意引脚（除部分管脚 基础类：电源、时钟、地、RESET、BOOT0、ADC（DAC/CMP）、USB）。下面是信号线和管脚的介绍：

• 信号线：指MCU 里能操作的信号线，比如gpio1_1/uart0_tx/spi_cs 等等；
• 管脚：芯片裸露在外边的引脚（32PIN 的有32 个管脚，64PIN 的有64 个管脚...）

详细的管脚的定义，可以参考文档《AG32_pinout_100_64_48_32_2K.xlsx》，其中带IO的均为可配置的管脚。

在AG32中，管脚在ve文件中配置，格式为信号线<->管脚，每个管脚的配置单独一行。如：

1. 配置GPIO0_1 为PIN2，则定义：GPIO0_1 PIN_2
2. 配置UART1_TX 为PIN3，则定义：UART1_UARTTXD PIN_3
3. 配置SPI0 的clk 为PIN4，则定义：SPI0_SCK PIN_4
4. 配置CAN0 的TX 为PIN5，则定义：CAN0_TX0 PIN_5

GPIO使用

GPIO简介

AG32中可用GPIO共80个，分为10组，每组8个。

其中各组分别为：GPIO0、GPIO1、GPIO2、...

组内各IO可表示为：GPIO_BIT0、GPIO_BIT1、GPIO_BIT2、...

使用时，用【组ID+组内id】来标识唯一的IO。

GPIO配置

管脚映射

在ve文件中对管脚映射进行配置，这里将GPIO4_1GPIO4_4分别映射到PIN_34PIN_31上，这四个管脚分别对应四个LED。

GPIO4_1 PIN_34 # LED1
GPIO4_2 PIN_33 # LED2
GPIO4_3 PIN_32 # LED3
GPIO4_4 PIN_31 # LED4

管脚配置

类似于STM32，首先定义相关的宏，这里的LED_GPIO_BITS仅选择了LED4进行操作。

#define LED_GPIO GPIO4
#define LED_GPIO_MASK APB_MASK_GPIO4
#define LED_GPIO_BITS (1 << 4) // LED 4

GPIO初始化

接下来进行GPIO的初始化。首先开启相关的时钟并将LED设置为输出模型并默认设置高电平。

SYS_EnableAPBClock(LED_GPIO_MASK);
  GPIO_SetOutput(LED_GPIO, LED_GPIO_BITS);
  GPIO_SetHigh(LED_GPIO, LED_GPIO_BITS);

GPIO操作

示例代码如下，这里是对GPIO的电平进行了翻转操作，从而实现LED4闪烁的效果。

void TestGpio()
{
  printf("Testing gpio\\n");
  int counter = 0;
  while (1) {
    UTIL_IdleUs(100e3);
    GPIO_Toggle(LED_GPIO, LED_GPIO_BITS);
  }
}

其它还有其它相关函数，具体可以参考SDK中的相关代码：

• GPIO_SetOutput/GPIO_SetInput ---设置IO 为输入输出
• GPIO_SetHigh/GPIO_SetLow ---置高置低
• GPIO_Toggle ---高低切换
• GPIO_IntConfig ---配置中断触发方式
• GPIO_EnableInt/GPIO_DisableInt/GPIO_ClearInt ---中断控制
• GPIO_AF_ENABLE/GPIO_AF_DISABLE ---切换GPIO 模式（如果有复用）

USB使用

TinyUSB 是一个用于嵌入式系统的开源跨平台 USB 主机/设备堆栈， 设计为内存安全，没有动态分配，线程安全，所有中断事件都被延迟，然后在非 ISR 任务函数中处理。但是看tinyUSB的官方介绍里不能使用DMA进行数据传输，这也是个遗憾的地方。

在AG32官方提供的SDK中，已经集成了tinyUSB，可自行关联使用。值得注意的是AG32中usb 使用到的PIN 脚是固定的管脚，不能在ve 中进行改变。目前AG32支持：单纯device 端、单纯host 端、OTG 自动切换主从端。三种情况要支持的枚举类型，可以在配置头文件中自行配置。目前针对三种情况，在platforms\\AgRV\\examples\\usb文件夹中也有官方提供的示例工程。

这里我们仅需要将AG32做为设备端，将采集到的数据发送给电脑上位机，因此这里我们以示例工程中的cdc_msc工程为例进行介绍。

首先使用VS code打开cdc_msc文件夹，并对其中的platformio.ini文件进行如下修改：

board = agrv2k_407
protocol = cmsis-dap-openocd

之后查看main.c文件，首先是将头文件包含了进去

#include "tusb.h"

然后是main函数

int main(void)
{
  board_init();

  // init device stack on configured roothub port
  tud_init(BOARD_TUD_RHPORT);

  while (1)
  {
    tud_task(); // tinyusb device task

    cdc_task();
  }

  return 0;
}

其中首先对板子进行了初始化，并且调用了tud_init函数对tud进行了初始化。因为我们这里没有使用RTOS，所以则需要持续和/或定期调用tud_task()函数（在 tinyUSB 库中，tud_task() 和 tuh_task() 分别是设备模式(Device Mode)和主机模式(Host Mode)的任务处理函数。）。所有回调和功能都在该任务运行程序的调用中处理和调用。

在cdc_task函数中，我们定义了对于插入设备和接收到数据的操作，当检测到设备插入或接受到数据时，将会调用tud_cdc_read函数读取数据并使用tud_cdc_write函数发送”message received!“，最后调用函数tud_cdc_write_flush清空缓存区。

void cdc_task(void)
{
  // connected() check for DTR bit
  // Most but not all terminal client set this when making connection
  // if ( tud_cdc_connected() )
  {
    // connected and there are data available
    if ( tud_cdc_available() )
    {
      // read data
      char buf[64];
      uint32_t count = tud_cdc_read(buf, sizeof(buf));
      (void) count;

      // Echo back
      // Note: Skip echo by commenting out write() and write_flush()
      // for throughput test e.g
      //    $ dd if=/dev/zero of=/dev/ttyACM0 count=10000
      tud_cdc_write("message received!", 17);
      tud_cdc_write_flush();
    }
  }
}

实验效果如下：

实测这里的波特率选择任意时，设备都是可以正常接收并发送数据的。

FPGA使用

环境

• Quartus 13.0（Quartus 不能使用Lite 版本，需要使用Full 版本）
• AGM SDK
• Supra（快捷方式在SDK目录下，具体路径为AgRV_pio\\packages\\tool-agrv_logic\\bin）

FPGA编程

在AG32芯片中，拥有异构双核（RISC-V+FPGA）处理器，包含2K逻辑单元。两者可以同时使用并进行交互，但是FPGA通常是作为MCU的一个外设设备来使用。

简要概述

如果芯片中同时使用mcu 和cpld，cpld的开发流程的简要描述：

1. 在VE 文件里配置用到的mcu 和pin 之间、mcu 和cpld 之间、cpld 和pin 之间的信号关联。
2. 在VS code中点击“prepare LOGIC”按钮，生成cpld 的框架工程。
3. 用quartus 打开该工程并添加自己的逻辑代码，最后转换工程，生成vo；
4. 用supra 打开转换后的工程，编译出bin，最后回到VS code进行烧录。

fpga使用具体步骤

1. VE文件修改

在AG32 中，mcu 和cpld 和外部引脚，三者是相互独立的。

1. mcu 用的IO，在ve 里，可以关联到外部引脚Pin_xx。
2. cpld 用的IO，在ve 里，可以关联到外部引脚pin_xx。
3. mcu 的某一路信号又可以直接和cpld 的某一路信号，在ve 里，关联起来。

在ve 中定义好以后，运行prepare LOGIC 会自动产生cpld 的顶层模块的输入输出接口，这些接口就是cpld 和mcu 与外部引脚关联的信号通路。

引脚关联格式

1. MCU：

2. CPLD：这里的方向是CPLD对外部引脚而言，共有OUTPUT、INPUT和INOUT三种格式，SIGNAL则会在生成LOGIC工程时自动添加到顶级逻辑模块中。

3. MCU<->CPLD：其中的FunctionName为mcu 端可用的FunctionName，详细定义可参考《AGRV2K_逻辑设置.pdf》；direction可以省略，为MCU对CPLD而言，如果省略则分别会生成输入和输出信号。

如果cpld 里想用信号量数组，并使每个元素对应到不同PIN，可以在ve 里定义如下：

mcu_a[0] PIN_31
mcu_a[1] PIN_32
mcu_a[2] PIN_33
mcu_a[3] PIN_34

2. cpld工程创建

首先，需要在platformio.ini 中添加如下两行，打开自定义ip：

ip_name = analog_ip
logic_dir = logic

其中ip_name就是之后生成自定义verilog文件的文件名，设置过后不可随意更改；而生成工程的顶层文件名则与logic_ve的名称相同。

之后在VS code中点击Prepare LOGIC后，可以看到在当前工程目录下生成一个logic 文件夹，里面存放的就是fpga部分的工程代码。

其中需要注意的两个verilog文件是analog_ip.v 和example_board.v。其中用户需要实现的功能在analog_ip.v文件中进行编写；example_board.v 是根据VGE中的pin配置，自动转换出来的verilog源码，也是supra工程的top module，不要手工改动。

注意：在后期若对VE文件有所修改，重新Prepare LOGIC 时，会重新生成cpld 工程模板，但 analog_ip.v 对应新增出analog_ip_tmpl.v 文件，而example_board.v 则是直接覆盖 。

3.工程简介

我们使用Quartus打开logic文件夹中的qdf工程，如下：

其中各文件定义如下：

1. analog_ip.v：用户自定义logic 的入口。用户logic 实现在这里编写。
2. example_board.v：整个logic 的top module。会关联analog_ip 的module 和atla_sim 下的各module。 不要修改该文件 。
3. alta_sim.v：封装过的跟AG32 相关的各module。 不要修改该文件 。

注意：这里的空工程不能马上添加自己的代码，首先要进行工程转换。

4.工程转换

打开Quartus 的tools->TCL Scripts，如下图所示：

打开TCL Scripts窗口后，选中af_quartus.tcl并点击run。

这个转换的过程，顺便进行了cpld 工程的编译。 第一次导入工程，必须执行以上方式来转换。 后续编写和修改cpld 代码后，可以仍然执行上图方式，也可以直接点击菜单栏中的“编译”按钮来编译。

编译运行成功后，可以看到该logic 占用的资源数量，需要确保使用到的 逻辑单元不能超过2K 。

编译完成后，会在logic目录的simulation\\modelsim目录下生成vo文件，接下来打开Supra来生成bin文件。

5.Supra编译

首先打开logic目录下的工程文件

之后在菜单栏中依次点击【Tool】-> 【Compile】

在打开的界面中点击【Run】按钮

编译成功后，会弹窗提示：Compile design example_board done with code 0。然后在logic 路径下可以看到新编译出来的example_board.bin文件。

6.烧录

完成上面的步骤后，就能够进行代码的烧录了，首先进入VS code，点击Upload LOGIC即可。

FPGA点亮LED 1

下面以点LED灯为例进行进行fpga使用的介绍。

首先修改VE文件如下

SYSCLK 200
BUSCLK 100

HSECLK 8

LED1 PIN_34:OUTPUT # LED1

这里我们将PIN_34接到了LED1信号线上。

之后在VS code中点击Prepare LOGIC，生成LOGIC工程，并对其中的user_ip.v文件进行如下修改

module user_ip (
  output tri0        LED1,
  input              sys_clock,
  input              bus_clock,
  input              resetn,
  input              stop,
  input       [1:0]  mem_ahb_htrans,
  input              mem_ahb_hready,
  input              mem_ahb_hwrite,
  input       [31:0] mem_ahb_haddr,
  input       [2:0]  mem_ahb_hsize,
  input       [2:0]  mem_ahb_hburst,
  input       [31:0] mem_ahb_hwdata,
  output tri1        mem_ahb_hreadyout,
  output tri0        mem_ahb_hresp,
  output tri0 [31:0] mem_ahb_hrdata,
  output tri0        slave_ahb_hsel,
  output tri1        slave_ahb_hready,
  input              slave_ahb_hreadyout,
  output tri0 [1:0]  slave_ahb_htrans,
  output tri0 [2:0]  slave_ahb_hsize,
  output tri0 [2:0]  slave_ahb_hburst,
  output tri0        slave_ahb_hwrite,
  output tri0 [31:0] slave_ahb_haddr,
  output tri0 [31:0] slave_ahb_hwdata,
  input              slave_ahb_hresp,
  input       [31:0] slave_ahb_hrdata,
  output tri0 [3:0]  ext_dma_DMACBREQ,
  output tri0 [3:0]  ext_dma_DMACLBREQ,
  output tri0 [3:0]  ext_dma_DMACSREQ,
  output tri0 [3:0]  ext_dma_DMACLSREQ,
  input       [3:0]  ext_dma_DMACCLR,
  input       [3:0]  ext_dma_DMACTC,
  output tri0 [3:0]  local_int
);
assign mem_ahb_hreadyout = 1'b1;
assign slave_ahb_hready  = 1'b1;

reg LED;
reg [24:0] clkcount;

assign LED1 = LED;

always @ (posedge sys_clock)
        begin
                clkcount <= clkcount+1;
                case(clkcount[24])
                                        0:                LED <= 0;
                                        1:                LED <= 1;
                        endcase
        end

endmodule

编译结束后可以看到逻辑资源使用非常少，没有超过2K的限制。

之后进行Supra编译，编译完成后如下图。

最后执行Upload LOGIC烧录，烧录完成后，就能够看到LED在疯狂闪烁啦。

FPGA时钟配置

整颗芯片只有一个PLL 倍频模块（mcu 和cpld 共用）。倍频分频操作是封装在系统内部的（用户无须也不能控制这个时钟树）。

时钟配置

时钟的配置在VE文件中完成

SYSCLK 200
BUSCLK 100

HSECLK 8

其中SYSCLK为系统运行的频率，单位为MHz，这里设置为200MHz；HSECLK为系统外部晶振的频率，板卡上使用的为8Mhz。而其中BUSCLK的介绍如下：

• BUSCLK是在SYSCLK基础上分频得到的另一路时钟（PLLCLK3），它必须是SYSCLK的整数倍分频。
• 如果VE文件中没有定义BUSCLK，则与SYSCLK同频。
• bus_clock 是为了防止cpld 部分速度跟不上sysclk 而设定的。

除了SYSCLK外，CPLD共有4路可使用的独立时钟PLLCLK1、PLLCLK2、PLLCLK3、PLLCLK4。

注意：当mcu 中使用USB 时，PLLCLK1 自动给了USB（60Mhz），不能再使用；当mcu 中使用了MAC 时，PLLCLK2 自动给了MAC（25/50Mhz），不能再使用。另外，上述的BUSCLK 对应的是这里的PLLCLK3。如果用了BUSCLK 的名字，这里的PLLCLK3 就不能再用。

时钟的限制

上边提到的倍频后PLL 目标值，其数值关系需要满足：

1. PLL=HSE*X／Y，X，Y 皆为整数
2. PLL 小于1200MHZ。
3. 所有的设置频率必须能被这个最终PLL 整除。

举例：mcu 主频100M，系统用了MAC(50M)，系统用了USB(60M)，cpld 自定义了

PLLCLK3 为80M；PLLCLK4 为60M。则PLL 目标值就是100\\50\\60\\80\\60

的最小公倍数，为1200M。

如果使用到一些特殊频率，则可以调整其他频率往这个特殊频率的倍数上来凑。如果配置后不满足这里的条件，编译时会报错。

AG32 FPGA 的 Block RAM 资源：M9K 使用

1. 概述

AG32 FPGA 包含了 4 个 M9K 块，每个 M9K 块的容量为 8192 bits，总计为 4 个 M9K（4K bytes）。这使得 AG32 的内部存储非常适合嵌入式应用，能够有效地利用片上资源。

M9K 参数

参考自《AGRV2K_Rev2.0.pdf》。

2. M9K 的全同步存储限制

在M9K 参数介绍中提到，M9K 不支持异步或非寄存器化的存储输入。这意味着，**M9K 块只能用于全同步（fully-synchronous）的 SRAM ** 操作模式 ，所有读写操作必须依赖于时钟信号，而不能在没有时钟控制的情况下进行。这有助于确保操作的时序稳定性和数据的正确性。

什么是同步操作？

同步操作依赖时钟信号的边沿（通常是上升沿）来触发数据传输。所有存储的写入和读取操作都需要时钟的参与。

示例代码：

always @(posedge clk) begin
    if (write_enable)
        my_ram[addr] <= data_in;  // 写操作发生在时钟上升沿
    else
        data_out <= my_ram[addr]; // 读操作发生在时钟上升沿
end

异步操作

异步操作则不依赖时钟信号，数据的传输随时可以进行。这种操作方式在 M9K 中是不支持的。

示例代码：

always @(*) begin
    if (write_enable)
        my_ram[addr] = data_in;  // 写操作异步进行
    else if (read_enable)
        data_out = my_ram[addr]; // 读操作异步进行
end

3. M9K 的使用模式

Altera官方文档指出，M9K 支持多种操作模式，具体模式可在官方链接中找到。常见的两种使用方式如下：

方式1：通过 IP 核进行存储控制

使用 IP 核（如 FIFO、RAM 等）可以灵活配置 M9K 资源。

可以在设置过程中选择不同的资源类型。例如下图中FIFO IP的配置：

方式2：使用 ramstyle 合成属性

Verilog 中的 ramstyle 属性允许我们通过 HDL 代码来指定 FPGA 内部的存储资源。通过设置该属性，我们可以将寄存器数组映射到特定的 BRAM（Block RAM）资源上。

官方关于 ramstyle 的文档可以在这里找到，截图如下：

示例代码：

1. 在以下代码中，指定了my_ram应使用M144K内存块实现：

(* ramstyle = "M144K" *) reg [0:7] my_ram[0:63];

2. 另外，也可以在推断RAM的变量声明之后的注释中嵌入合成属性：

reg [0:7] my_ram[0:63] /* synthesis ramstyle = "M144K" */;

在上面两个例子中，my_ram 数组被指定为使用 M144K 块。

此外，Altera FPGA其他可用的存储类型包括（具体与FPGA型号有关）：

通过这种方式，我们可以精确控制存储资源的使用，确保设计的存储需求与 FPGA 的硬件资源相匹配。

4. Block RAM存储设计的注意事项

1. 在使用 M9K 存储时，需要确保操作是同步的。由于 M9K 不支持异步操作，因此我们必须确保读写操作与时钟同步，即使用合适的时钟信号控制数据传输。
2. 此外，当对同一地址进行同时读写时，属性 "no_rw_check" 可以被设置，以表明设计者不关心推断 RAM 的输出。

(* ramstyle = "no_rw_check, M144K" *) reg [0:7] my_ram[0:4096];

这个例子中，my_ram 数组被设置为 M9K 类型，并且忽略读写检查。这对于特定的高性能应用是非常有用的。

3. 属性ramstyle的行为与syn_ramstyle完全一致。它们被视为同义词，两个可以互换使用。

MCU与CPLD通过AHB总线交互

MCU与CPLD可以通过AHB或APB总线进行数据交互。APB总线通常连接低速设备，如串口，而AHB总线则用于连接高速设备，如RAM等。由于我们需要高速采集大量数据，因此选择使用AHB总线与CPLD进行交互。

地址范围

在地址设计中，CPLD的地址区间设定为：0x60000000 ~ 0x7FFFFFFF。当MCU访问这个地址区间时，实际上是在访问CPLD内部的寄存器。

AHB介绍

参考：https://blog.csdn.net/weixin_46022434/article/details/104987905

REG <-> MCU

MCU侧读写操作

MCU通过全局寻址机制来访问CPLD，其读写CPLD寄存器的方式与访问RAM（例如地址为0x20000000）相同。在C代码中，CPLD的访问操作可以通过如下方式实现

• 读CPLD寄存器：

  int cpRdReg = *((int *)0x60000000);
  

• 写CPLD寄存器：

  *((int *)0x60000004) = cpWtReg;
  

MCU侧的读写非常简便，直接使用上述方式即可完成操作。

CPLD侧读写

相关信号定义

assign slave_ahb_hready  = 1'b1;
reg hreadyout_reg;
reg hreadyout_del;
assign mem_ahb_hreadyout = hreadyout_reg;

信号hreadyout_del是信号hreadyout_reg延迟一个时钟周期的状态，主要用于协调AHB总线握手过程中的写操作。它确保从设备在准备好接收数据时进行操作，避免竞争条件的发生，从而确保数据正确写入hwdata_reg寄存器。

CPLD从AHB读数据

MCU执行写操作时，C代码示例如下：

*((int *)0x60000000) = value;

CPLD中相应的硬件逻辑如下：

//mcu的写操作响应
//mcu端用C语言：*((int *)0x60000000) = value;
reg [7:0] hwdata_reg;                                         //定义32位的hwdata_reg
always @(posedge sys_clock or negedge resetn) begin          //clk上升沿触发
        if (!resetn) begin
                //led3reg <= 1'b1;
                hreadyout_reg <= 1'b1;
        end else if(mem_ahb_htrans == 2'b10 && hreadyout_reg) begin //写地址为0x60000000（cpld内部用相对偏移）。
                hreadyout_reg <= 1'b0;
                //led3reg <= 1'b0;
        end else if(!hreadyout_del &&                          //cpld已ready状态，ahb上数据可以写过来了
                mem_ahb_hwrite &&                        //写 （0 读，1 写）
                mem_ahb_haddr[23:0] == 'h00) begin
                hwdata_reg <= mem_ahb_hwdata;        //把收到的数据给到hwdata_reg
                hreadyout_reg <= 1'b1;
                //led3reg <= 1'b1;
        end else begin
                hreadyout_reg <= 1'b1;
        end
end

always @ (posedge sys_clock or negedge resetn) begin
        if (!resetn) begin
                 hreadyout_del <= 1'b1;
        end else begin
                hreadyout_del <= hreadyout_reg;
        end
end

通过这些代码，我们确保了MCU写入0x60000000的数据能够准确地传输到CPLD。

CPLD向AHB写数据

MCU的读操作C代码如下：

int value = *((int *)0x60000004);

CPLD中对应的逻辑如下：

//mcu的读操作响应
//mcu端用C语言：int value = *((int *)0x60000004);
reg [7:0] hrdata_reg;                                         //定义32位的hrdata_reg
always @(posedge sys_clock or negedge resetn) begin          //clk上升沿触发
        if (!resetn) begin
                //led4reg <= 1'b1;
        end else if (mem_ahb_htrans == 2'b10 &&          //NONSEQ状态，第一次传输
                mem_ahb_hready &&                                  //master已ready，可以给数据线写入了
                !mem_ahb_hwrite &&                        //读 （0 读，1 写）
                mem_ahb_haddr[23:0] == 'h04)         //读地址为0x60000004（cpld内部用相对偏移）。
        begin
                hrdata_reg <= hwdata_reg;                //把另一准备好的数据给到hrdata_reg
                //led4reg <= 1'b0;
        end
end
assign mem_ahb_hrdata = hrdata_reg;        //绑定hrdata_reg到读的数据线上

通过这些代码，我们确保了MCU能够从CPLD准确读取0x60000004的数据。