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1个回答
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1. ADD3这个位是有的,在CS拉低以后,延时超过20ns,这个位就可以出来。在这段时间内SCLK为高,并且不能跳变。
2. 这个B点的含义就是ADC内部的采保电路在这个时刻从保持状态转换为跟踪状态,前提是这个时候是非shadow Register操作。 3. 这个时序图含义是SCLK下降沿来了以后,经过最多60ns,DOUT的数据就会输出来,除了最开始第一个bit是通过CS拉低输出的。所以后面的15个bit是可以在SCLK上升沿来读取。 4. 能否用示波器捕捉一下这两种设置的波形,并上传。 |
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