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大家好,
我目前正在使用 STM32G071。它在从机模式下通过 SPI 接收数据。数据是基于数据包的,每个目前有 4 个字节,但将来会有所不同。单个芯片选择序列可能包含多个数据包,但单个数据包永远不会拆分为多个 CS。 SPI 配置为与 DMA 一起传输数据包的 4 个字节,完成后我从 DMA 获得中断。一切都按预期工作。 但是,我想确保接收器是健壮的,即使在总线上出现错误数据的情况下,尤其是字节数不正确的情况下。目前,DMA 会将 4 个字节传输到 RAM,同时忽略 CS。如果缺少一个字节,DMA 将接收剩余的 3 个字节。尽管随后 CS 被置为无效,但它将等待下一次传输以获取最后一个字节。从这一点开始,数据将移动一个字节。这对我来说是不能接受的。我希望 DMA 在某个时候重新同步。 据我所知,无法从 SPI 获取 CS 事件的信息。没有用于选择/取消选择的中断或状态标志。那是对的吗? 我能想到的唯一解决方案是在 CS 线上设置一个额外的 GPIO EXti 中断,并在每次 CS 断言或解除断言时使用它重新初始化 DMA。如果我为断言案例实现它,我将必须确保 ISR 足够快以在通过 SPI 接收数据之前做好准备,这可能是不可能的。如果我为反断言实现中断,我必须确保 DMA 完成数据传输并调用中断,这可能有点棘手。 我错过了一些明显的东西吗?你将如何实施?我想应该是一个“标准”问题;) |
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1个回答
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我或多或少故意含糊其词,因为我可以控制主从,并考虑我需要传输恒定且已知大小的数据包的协议。是的,我可以只使用循环 DMA 模式,一旦缓冲区被填满就得到一个中断,这可能会起作用。但是,如果系统中出现某种故障、故障、ESD 事件或其他任何情况,我需要从设备注意到并在某个时候恢复。在这种情况下,如果需要更多的数据包丢失也没关系,因为这种事件应该不太可能发生。但它不应该永久破坏系统。
但是,我想知道没有内置的基于硬件的机制来实现与 CS 信号的某种同步。看来您证实了我的初步发现。 是的,我可以通过使用某种中断来解决这个问题,但它永远达不到我想要的性能。所以我必须忍受这一点或改用 FPGA。 我想出了另一种在更高层次上解决这个问题的方法,即在数据包中添加 CRC 并在接收后对其进行检查。如果 CRC 检查失败,则可能是出了什么问题,我只需重置所有内容。花费更多的数据,但 CRC 校验无论如何在这个应用程序中是个好主意。 |
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