[资料]

SystemVerilog编码层面提速的若干策略SoC芯片简析

2022-8-1 15:13:13 1749 计数器编译器 SoC芯片编解码

0 1、SystemVerilog编码层面提速的若干策略介绍频繁的函数/任务调用会增加开销比如：用foreach遍历方式计数（foreach有内置函数），不如单独的计数器！如下代码：这样写比较慢：这样写比较快：对于简单调用，编译器可以将函数/任务内联以避免堆栈帧操作，但复杂调用因为编译器性能考虑原因通常不会内联，每个函数/任务都将数据引用或完整的数据副本推送到调用堆栈，并处理任何指定的返回。如此就会增加仿真时间了。如果这个函数/任务本身又被循环掉用，时间就会浪费更多！上面的反例代码，通过foreach遍历来统计mad_q中的元素数，每次都需要掉用一次内部的内置函数，将会慢于一个独立的计数器！原作者：作者：Jerry 杰瑞IC验证 0 验证仿真提速系列--SystemVerilog编码层面提速的若干策略.pdf 764.09 KB , 下载次数: 1
举报淘帖0 只看该作者最近下载过的用户(1) 相关推荐 • OpenHarmony智慧设备开发-芯片模组简析RK3568 3001 • OpenHarmony智慧设备开发-芯片模组简析T507 2981 • RK3288 Android6.0系统RT5640播放时的Codec寄存器列表简析 1398 • Rockchip RK3399 Linux4.4 USB DTS配置步骤简析 4242 • Armv8.1-M PAC和BTI扩展简析 2358 • CPU/MCU/FPGA/SoC芯片异同点是什么 4942 • SoC芯片解析 3593 • （2）打两拍systemverilog与VHDL编码精选资料分享 1439 • 创新SoC网络平台Axxia如何为移动宽带提速的？ 1233 • [启芯公开课] SystemVerilog for Verification 8242