[问答]

D触发器，CLK突变时，输入D也突变，触发器的输出应该如何判定？

10623 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 **作为触发器输出，时钟周期20ns，key_in每10ns随机变化一次，这样的设置下，key_in信号的变化沿有时会和时钟上升沿重合，根据波形图，复位信号无效时，输出led_out居然与输入key_out的值同步变化，也就是输出居然不满足D触发器的特性。引出了一个问题，D触发器，CLK突变时，输入D也突变，触发器的输出应该如何判定？ 0 2.png (53.45 KB, 下载次数: 0)* 1.png (87 KB, 下载次数: 0)
2022-1-25 22:41:02　　 1 评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 taocheng123 相关推荐 • 关于D触发器的问题 5011 • 新建两个D触发器的目的是什么 2340 • 怎样通过ena使能端去控制16路D触发器呢 3498 • 简单的verilog设计同步清零触发器求助 11898 • 请问电平触发的D触发器型号有哪些？ 4352 • labview新手请教D触发器设计 8819 • 两个非门电路是如何组成一个D触发器的？ 1464 • 请问怎样去设计一个基于数字电路的D触发器 1562 • 为什么单边沿D触发器在双边沿都会触发？ 4137 • J-K触发器用D触发器代替求教 4541 1 条评论亦心林夕 2022-2-11 11:01 非法操作，输出亚稳态赞回复举报 1个回答

答案对人有帮助，有参考价值 0 初学FPGA容易犯的典型错误就是亚稳态识别不到位。

2022-2-15 17:49:37 评论举报 jhon