[问答]

quartus中rtl viewer和technology map viewer中dffe原语的逻辑改变

问答对人有帮助，内容完整，我也想知道答案 0 rtl viewer中dffe的输入为clk端口及pre端口，d输入端口为0 而technology map中dffe的输入变成clk端口和clrn端口了，并且d输入端口变成了1。这是代码 module ro( enable, ro_out )/synthesis noprune/; input enable/* synthesis keep /; output ro_out/ synthesis keep /; wire w/synthesis keep/; wire w1/synthesis keep/; wire w2/synthesis keep/; wire w3/synthesis keep*/; assign w3=enable&w; assign w1=-w3; assign w2=-w1; assign w = ro_out; dffe dffe (.d(0), .clk(w2),.clrn(1), .prn(w1), .ena(1),.q(ro_out)); endmodule 求大神解答 0 已退回5积分
2022-1-14 18:57:16　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 yousin 相关推荐 • PGA设计者的5项基本功 2823 • RTL Viewer仿真分析 4849 • RTL viewer中 lessthan0 符号是个什么意思 3375 • 如何在technology map viewer 查看违规的时序路径？ 5845 • RTL Viewer 怎么看？ 5894 • 求求求，各位FPGA高手来救命 2311 • quartus ii 11.0无法查看technology map viewer问题 2938 • 帮忙看下这是个什么东西 2045 • 请问从intel realsense viewer获取彩色图像的时候数字不匹配为什么？ 10916 • proteus vsm viewer 无法在mplabX 中加载 4864 2个回答

答案对人有帮助，有参考价值 0 具体原因不懂，不过rtl_viewer和代码逻辑是对应的。而technology_map_viewer是quartus根据实际硬件资源状况做的物理布局设置，整个模块最终的逻辑和代码是匹配的。个别的内部资源和你的代码逻辑看起来可能不一致。 //------ /synthesis keep/去掉之后更适合上述分析。

2022-1-16 13:20:56 评论举报卿小小_9e6

答案对人有帮助，有参考价值 0 留着备用留着备用留着备用留着备用留着备用留着备用

2022-1-23 18:24:06 评论举报 sjb2013