FPGA设计时序约束指南【赛灵思工程师力作】

FPGA

`为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。
在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）约束。

赛灵思FPGA设计时序约束指南

游客
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`

庞建 · 2014-3-11 16:25:45

看看，学习一下。

鬼谷子墨翟 · 2014-3-11 16:33:45

谢谢啊，楼主是大好人啊

姜启鹏 · 2014-3-11 18:58:38

{:12:}{:12:}

abc2877 · 2014-3-12 16:34:36

wewqeqweqweqweqweqw按时打发多少

哈登 · 2014-3-12 19:05:50

不错不错，急需用

哈登 · 2014-3-12 19:06:57

不错不错，急需用

王程 · 2014-3-12 20:13:27

下载看看。。。。。。。。

登入 · 2014-3-12 20:27:46

看看！！！！！！！！！！！！！！！！！！！！

登入 · 2014-3-12 20:28:08

看看！！！！！！！！！！！！！！！！！！！！

小工兵 · 2014-3-12 22:20:05

这个对ALTERA的有用吗

sdjs · 2014-3-13 15:56:30

貌似很重要的部分。。。。。。。。。

邹进 · 2014-3-13 17:25:11

快速顶起来

{:1:}{:1:}{:1:}{:1:}

xulongxiafeng · 2014-3-24 10:06:01

支持支持支持支持支持支持

xar · 2014-3-24 10:22:23

学习一下。学习一下。学习一下。学习一下。学习一下。学习一下。

王王虎 · 2014-3-24 12:07:44

thanks for share with us

jlyjj · 2014-3-24 15:18:32

为什么要回复呢？

zhuyuan0827 · 2014-3-24 20:27:57

楼主好人，先收藏了

zhuyuan0827 · 2014-3-24 22:32:49

为什么我下下来打不开呢

紫烟草 · 2014-3-25 17:48:06

下下来看看，正需要来看一下

2014-3-25 19:14:22

希望有用吧。。。

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