FPGA设计时序约束指南【赛灵思工程师力作】

FPGA

`为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。
在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）约束。

赛灵思FPGA设计时序约束指南

游客
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`

sxeexs · 2013-12-19 13:58:25

bbs.elecfans.com好东西啊谢谢

快醒了 · 2013-12-19 19:57:24

assssssssssssssssssssssssssssssssss

你好啊狐狸 · 2013-12-19 22:54:31

ddddddddddddddddddddddddddddd

孙飞 · 2013-12-22 00:01:47

最近刚入手FPGA，下载下来看看

linding · 2013-12-24 13:45:35

就等着下载它了

huikong2013 · 2013-12-24 20:42:53

不错

。。。。。。。。。。。。。。。

liqitongyong · 2013-12-25 14:08:11

楼主好人，谢谢楼主~~~~~~

zwflove · 2013-12-25 14:50:06

看看看那看看看那可能卡看看看那卡纳

longc51 · 2013-12-25 14:51:44

应该不错！！！！多谢分享！！

wendy401 · 2013-12-30 15:18:48

目前在做一个组合电路的测试，需要对组合电路中的两条路径延时进行约束，因此希望学习一下

lovencm · 2014-1-2 00:18:07

谢谢分享！！！！！！！！！！！！！！

gtsh · 2014-1-2 16:04:16

xueyiyixia

张亮 · 2014-1-2 17:01:35

看看先看看先。。。。。。。。。。。。。。

余荣杰 · 2014-1-3 21:57:05

谢谢分享，下来看看学习下

文若翎 · 2014-1-4 10:24:46

好嫩嗯嗯嗯呃

jiaguwenkaoyan · 2014-1-4 16:53:03

看看能不鞥用上，谢谢分享

rensailin · 2014-1-6 21:02:31

这个必须要！谢谢!

王星朝 · 2014-1-7 10:57:25

赞一个，看国外工程师如何用FPGA

程晓洋 · 2014-1-7 11:14:43

先看看，在评价

wouldyou · 2014-1-7 12:48:58

我下载下来看看，一直在搞XILINX

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