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[经验]

FPGA设计时序约束指南【赛灵思工程师力作】

2012-3-1 15:08:40

45590 赛灵思

4

`为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。
在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）约束。

赛灵思FPGA设计时序约束指南

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499 条评论

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Gemini_911 2013-12-5 18:44:59

{:1:}{:1:}{:1:}{:1:}{:1:}{:1:}

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stevenzsq 2013-12-5 23:23:37

话说要回复才可以观看呢

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王立新 2013-12-6 09:16:34

快快快快快快快快

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唐建 2013-12-6 15:57:41

刚好正在学Xlinx的fpga，下来看看

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ＮＭＯＳ 2013-12-6 19:47:13

看看看看看看看看坎坎坷

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cool_clf 2013-12-6 21:09:38

多谢楼主！回帖是美德！

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消逝的永恒 2013-12-9 09:28:19

好东西谢谢LZ了

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✿★坚守★✿ 2013-12-9 12:31:31

不错的东西，谢谢楼主分享，学习了

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吴依依 2013-12-9 16:44:20

好东西，

下下来看看，学习

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韩啸 2013-12-9 16:58:21

回帖是种美德！～

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ysgougou 2013-12-9 17:03:36

回复出来看看

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655312 2013-12-9 19:32:01

很好！························

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绿茶 2013-12-9 20:08:26

呵呵，~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

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绿萝 2013-12-9 21:14:51

学习了，多谢楼主

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闫泽宇 2013-12-11 09:36:59

好好看看！！！

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dasdasd 2013-12-11 10:00:55

回帖是美德

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程鹏 2013-12-17 11:38:20

学习下看看，正用着赛灵思的芯片呢

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1013429838 2013-12-18 13:32:00

谢谢LZ，LZ好人啊。

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Carry！ 2013-12-18 16:28:07

111111111111111111111111111111111

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cttgaa 2013-12-18 20:53:33

ddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddd

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