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TC358840XBG,Ultra HD到CSI-2,桥接器将高分辨率(高于4 Gbps)的HDMI®流转换为MIPI®CSI-2 Tx视频。它是TC358743XBG的后续器件。 HDMI-RX的运行频率为297 MHz,可承载高达7.2 Gbps的视频流。它需要双链路MIPI CSI-2 Tx,1 Gbps /数据通道,以传输最大7.2 Gbps视频数据。桥接芯片是当前和下一代应用处理器所必需的,其设计没有除CSI-2 Rx之外的视频流输入端口。
特征 ●HDMI-RX接口 HDMI1.4b - 视频格式支持(最高4K×2K / 30fps),最大24 bps(每像素位数)无深色支持 RGB,YCbCr444:24-bpp YCbCr422:24-bpp - 颜色转换 支持4:2:2到4:4:4 4:4:4:到4:2:2得到支持 支持RGB888至YCbCr(4:4:4/4:2:2) 支持YCbCr(4:4:4/4:2:2)到RGB888 / 666 注意:对于RGB666(R = R [5:0],2‘b00,G = G [5:0],2’b00,B = G [5:0],2‘b00) - 最大HDMI时钟速度:297 MHz - 音频支持 内部音频PLL,用于跟踪ACR数据包发送的N / CTS值。 - 3D支持 - 支持HDCP1.4解密 - EDID支持,版本A,修订版1(2000年2月9日) 前128字节(EDID 1.3结构) 第一个E-EDID扩展:128字节的CEA扩展版本3(在CEA-861-D中指定) 嵌入式1K字节SRAM(EDID_SRAM) 不支持音频回传路径和HDMI以太网通道 ●CSI-2 TX接口(仅TC358840XBG支持此功能) 符合MIPI CSI-2(版本1.01修订版0.04 - 2009年4月2日) 双链路CSI-2(CSI0和CSI1),每个链路支持4个数据通道@ 1 Gbps /数据通道 - CSI0携带HDMI Rx视频流的左半数据,CSI1携带默认配置的右半数据。 - 可以分配/编程左或右数据 CSI-2 Tx链接 - 每一半的最大长度限制为2048像素,CSI0数据长度可能与CSI1的长度不同 - CSI0和CSI1之间的最大Hsync偏差可小于10 ByteClk 单链路CSI-2,最大水平像素宽度 - 2558像素(每像素24位) - 3411像素(每像素16位) HDMIInfoFrame数据可以在每帧开始时(在FS短数据包之后)通过MIPI CSI-2传输 支持视频数据格式 - RGB666,RGB888,YCbCr444,YCbCr 422 24位和YCbCr 422 16位 - YCbCr输入可在输出前转换为RGB,反之亦然。 ●I2C接口 支持普通(100 kHz),快速模式(400 kHz)和超快速模式(2 MHz) 从属模式 - 由外部主机用于配置所有TC358840XBG内部寄存器,包括EDID_SRAM和面板控制 - 通过引导引脚(INT)支持2个I2C从设备地址(0x0F和0x1F) ●音频输出接口 最多四条I2S数据线,用于支持多声道音频数据(5.1和7.1) 支持的最大音频采样频率为192 kHz @ 8 CH 支持16,18,20或24位数据(取决于HDMI输入流) 仅支持主时钟输出 仅支持32位宽的时隙 输出采样音频时钟(256fs) 提供I2S或TDM音频接口(引脚多路复用) I2S Audio Interface-支持左或右对齐与MSB首先 TDM (Time Division Multiplexed) Audio Interface-固定到8通道(取决于HDMI输入流) Digital Audio Interface-支持HBR音频流分裂4 I2S线,如果带宽高于12mhz ●红外(IR) Support NEC InfraRed protocol ●电源输入 Core: 1.15 V MIPI V D-PHY: 1.2 I/O: 1.8 V, 3.3 V HDMI: 3.3 V APLL: 3.3 V ●典型运行时的功耗 1920 ×1080 @60 fps: 420 mW (Dual D-PHY link) 2560 ×1600 @60 fps: 504 mW (Dual D-PHY link) 3840 ×2160 @30 fps: 520 mW (Dual D-PHY link) TC358840XBG,超高清到CSI-2,桥接转换高分辨率(高于4 Gbps)的HDMI流到MIPI CSI-2 Tx视频。它是TC358743XBG的跟踪装置。HDMI-RX运行在297 MHz,可以传输高达7.2 Gbps的视频流。它需要双链路MIPI CSI-2 Tx, 1 Gbps/data lane,传输最多7.2 Gbps的视频数据。桥接芯片是当前和下一代应用处理器所必需的,这些处理器除了CSI-2 Rx之外,没有视频流输入端口。 我们需要双链路DSI Tx来传输接收7.2 Gbps(297 MHz x 24bpp)视频流的HDMI Rx。该 分割一个(行)视频流由左半部分和右半部分执行。 左半数据被发送到DSI0链接, 而右边的路由到DSI1链接。 1.左半部分数据可以分配/编程到DSITx端口 2.左半部分数据长度可能与右半部分数据长度不同。 3. DSI0和DSI1之间的最大Hsync偏差小于10 MIPI链路ByteClk 4.由于4 Gbps D-PHY链路速度,每半边的最大长度限制为2424pp的2048 + 32像素 每车道 5. DSI Tx的拆分如图3.2所示。 6.请注意,由于2线缓冲器,HDMI Rx和MIPI-Tx输出之间存在1行时间延迟 在DSI Tx块中实现 7.对于双DSI链路分裂,还支持图3.3所示的重叠分裂。 3.3.1.1。编程/初始化DSI面板 DSI面板可能需要通过DSI链接进行编程/初始化。 1. TC358870XBG提供了几个DCSCMD_ *寄存器,可用于发出DSI命令以便程序DSI面板。有关详细信息,请参阅第3.3.2节。 2.这些DCSCMD_ *寄存器可以由外部微控制器写入。 3. TC358870XBG使用DSI0编程面板。 (a)TC358870XBG也可以使用DSI1编程面板和两个LCD控制器 (b)同时支持向两个DSI链接发送命令以防止左右面板歪斜。 3.3.2。 DSI TX命令包操作 以下是用于传输DSI的TC358870XBG序列的描述,包括DCS,Command over DSI TX。主机可以使用I2C接口访问TC358870XBG寄存器。 通过编程以下寄存器,TC358870XBG将生成/发送DSI命令包。 ECC和CRC由硬件自动生成和附加。 ●DCSCMD_Q(0x0504) DSI命令队列 在设计中,DSI命令包有一个16位宽×32深的命令队列FIFO。当编程数据包的最后一个字节时,硬件将发送包含来自DSI的内容的数据包命令队列FIFO在垂直前沿的开始或垂直后沿的开始由CMD_SEL(0x0500)[dcs_cm_act]寄存器位选择。数据包发出后,硬件会递增DCSCMD_ST(0x0502)[dcs_cmd_done]状态位为1。只要命令队列FIFO未满,主机就可以将另一个数据包写入DCSCMD_Q寄存器。可以在DCSCMD_ST(0x0502)寄存器中监视命令队列FIFO状态。如果有多个DSI命令队列FIFO中的命令包,多个DSI命令包将在任一个期间发送出去视频传输过程中的垂直前或后门廊。 3.3.3. TX Short Packet (DCS) Write Command 3.3.4.TX Long Packet Write Command (limited to 512-byte in length) 3.3.5. LPRX Packet Read Command 3.3.6 3D Support 3.4. CEC Controller 3.4.1. Receive Operation Sequence 3.4.1.1 Noise cancellation time |
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