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verilog写好之后,sdc约束文件到底该怎么确定?

118 verilog
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想问一下没有人给订目标,verilog写好之后,那么复杂怎么确定uncertAInty,clock_transition,max_transition,max_fanout,输入延时,输出延时,这写东西都需要设计者都自己一点一点的计算吗?本人小白,看到书中写的都是一个小模块,具体电路是那样的都能知道,但是复杂了之后,就混乱了
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2021-6-24 06:09:53   评论 分享淘帖 邀请回答
4个回答
一般先约束主时钟,有问题再根据问题约束其它
2021-6-24 08:59:17 评论

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只需要约束时钟频率吗?这样的话不就成理想情况了吗?一般没有错误吧!
2021-6-24 08:59:37 评论

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首先约束主时钟,也就相当于告诉编译器你的设计工作在什么频率,还有就是输入输出的io约束了,如果设计没什么问题,其他的一般可以不考虑。如果是高速接口,那就另当别论了。
2021-6-24 08:59:44 评论

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同意以上几楼的,首先是时钟约束,然后根据需求约束false path,output/input delay等,更深层的可以约束multi-cycle,register-location等;添加哪些约束,根据需求和编译器的时序分析结果来进行。
2021-6-24 08:59:53 评论

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