MSP430F6726AIPZ晶振不起振原因不明，还请各位大神帮忙协助

各位大神，小弟新使用msp430F6726AIPZ做开发，遇到晶振不起振问题，头疼不已，还请各位大神指点迷津。
主要问题：使用32.768kHz晶振接MCU24,25管脚（XIN,XOUT），根据规格书使用12pF的匹配电容，晶振不起振，更换3pF,6pF,9pF,15pF,22pF,30pF,47pF匹配电容还是不起振，询问ti技术人员也没给出具体解决办法，基本上也是从PCB布线，电容匹配方面给分析的，但都已试过，没起作用，由于此款MCU自带晶振，外部晶振不起振会转到内部晶振起振，以下是源码部分从TI官网上弄得：
vint main(void)
{
    WDTCTL = WDTPW | WDTHOLD;              // Stop WDT

    // Setup P1.0 output, J1.0 SMCLK, J1.1 MCLK, J1.3 ACLK
    P1DIR |= BIT0;                         // Set P1.0 to output direction
    P1OUT &= ~BIT0;                        // Clear P1.0
    PJDIR |= BIT0 | BIT1 | BIT3;           // ACLK, MCLK, SMCLK set out to pins
    PJSEL |= BIT0 | BIT1 | BIT3;           // PJ.0,1,3 for debugging purposes.

    // Setup LFXT1
    UCSCTL6 &= ~(XT1OFF);                  // XT1 On
    UCSCTL6 |= XCAP_3;                     // Internal load cap

    // Loop until XT1 fault flag is cleared
    do
    {
        UCSCTL7 &= ~XT1LFOFFG;             // Clear XT1 fault flags
    } while (UCSCTL7 & XT1LFOFFG);         // Test XT1 fault flag

    // Initialize DCO to 2.45MHz
    __bis_SR_register(SCG0);               // Disable the FLL control loop
    UCSCTL0 = 0x0000;                      // Set lowest possible DCOx, MODx
    UCSCTL1 = DCORSEL_3;                   // Set RSELx for DCO = 4.9 MHz
    UCSCTL2 = FLLD_1 | 74;                 // Set DCO Multiplier for 2.45MHz
                                           // (N + 1) * FLLRef = Fdco
                                           // (74 + 1) * 32768 = 2.45MHz
                                           // Set FLL Div = fDCOCLK/2
    __bic_SR_register(SCG0);               // Enable the FLL control loop

    // Worst-case settling time for the DCO when the DCO range bits have been
    // changed is n x 32 x 32 x f_MCLK / f_FLL_reference. See UCS chapter in 5xx
    // UG for optimization.
    // 32 x 32 x 2.45 MHz / 32,768 Hz = 76563 = MCLK cycles for DCO to settle
    __delay_cycles(76563);

    // Loop until XT1, XT2 & DCO fault flag is cleared
    do
    {
        UCSCTL7 &= ~(XT2OFFG | XT1LFOFFG | DCOFFG);
        // Clear XT2,XT1,DCO fault flags
        SFRIFG1 &= ~OFIFG;                 // Clear fault flags
    } while (SFRIFG1 & OFIFG);             // Test oscillator fault flag

    while (1)
    {
        P1OUT ^= BIT0;                     // Toggle P1.0
        __delay_cycles(600000);            // Delay
    }
}
   
}
实在不清楚到底哪出问题了，还望使用过此芯片的大神给指导一二。