请问一下基于计数器的随机单输入跳变测试序列是怎么生成的？

　　随着超大规模集成电路和系统级芯片（SoC）的发展，集成电路的测试面临越来越多的困难，尤其在测试模式下的功耗大大高于工作模式时的问题已经引起了研究人员的重视。随着IC工作频率、集成度、复杂度的不断提高，IC的功耗也快速增长。以Intel处理器为例，其最大功耗大约每4年增加1倍。而随着制造工艺特征尺寸的降低，CMOS管的静态功耗急剧增加，并且呈指数增长趋势。由此带来了一系列的现实问题，因为过大的功耗会引起IC运行温度上升，导致半导体电路的运行参数漂移，影响IC的正常工作，降低了芯片的成品率和可靠性，甚至使电路失效［1］。因此低功耗测试对当今VLSI系统设计变得越来越重要，在芯片测试的过程中考虑低功耗测试问题已成为一种趋势。特别是在当前深亚微米工艺下，线宽越来越小，所以对线上的电子密度要求越来越严格。随着温度的升高，电迁徒速度越来越快，导致连线的失效率上升，从而降低了整个电路的可靠性。高功耗造成的温度升高还会降低载流子的迁徒率，使得晶体管的翻转时间增加，因而降低了系统的性能。
　　1 CMOS电路能量和功耗数学估算模型
　　CMOS VISL中的功耗主要分为静态功耗和动态功耗两大类［2］。静态功耗主要由漏电流产生，由于CMOS电路结构上的互补对称性，同一时刻只有一个管子导通，漏电流很小，因此静态功耗不是系统功耗的主要部分。动态功耗来自于器件发生“0/1”或“1/0”跳变时的短路电流和对负载电容充放电时所引起的功耗，动态功耗是电路功耗的主要来源［3］。
　　在CMOS电路中，一个CMOS逻辑门的平均动态功耗Pd可表示为［4］：
　　
　　根据式（1）可知，CMOS VISL中的动态功耗主要取决于3个参数：电源电压VDD、时钟频率f和电路中反映节点开关翻转活动率的几率因子？琢。通过降低电源电压VDD和时钟频率f来降低电路的功耗是以降低电路的性能为代价的，因而通常采用降低测试时电路开关翻转活动率？琢来降低功耗，这种方法不会使电路的性能下降，是目前降低功耗的主流技术。
　　2 RSIC测试序列生成
　　
　　首先将移位寄存器SR初始化为（0，0，0，…，0），用使能信号将触发器（FF）置“1”，FF和SR都由公共的测试时钟信号Clock所控制，在（n+1）时钟周期内SR产生的测试向量为：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一个时钟信号到来时“与”门使SR的第一级为“0”，经过n个时钟脉冲后，SR的输出为{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而复始继续重复以上过程。
　　初始化后，在（2n+1）个时钟周期内Counter的输出保持稳态，而SR产生（2n+1）个不同的测试向量，在信号Counter-Clock的作用下，SR与Counter作“对应位的异或运算”，可产生（2n+1）个单输入变化（SIC）测试向量。可用于对集成电路的低功耗测试。
　　3 实验验证
　　为了验证RSIC测试序列可以降低测试期间的功耗，用Xilinx公司的专用功耗分析工具——XPower对上述译码器进行功耗分析实验。
　　实验中选用的FPGA是spartan3系列的xc3s400，其封装形式为tq144，速度等级为-6，直流电源电压为3.3 V，最大时钟频率为50 MHz。
　　由于BIST的广泛使用，对其进行低功耗设计的研究非常活跃，已经成为一个很重要的研究方向，但是通过降低电源电压VDD和时钟频率f来降低测试期间的功耗是不可取的，因为这样会影响电路的性能及测试的效率。而减少电路的开关翻转活动率的几率因子？琢不会影响测试的正常进行。本文的研究表明单输入跳变测试序列相对于多输入跳变具有更高的相关性，在测试的过程中可以有效地减少被测电路内部节点的开关翻转活动率？琢，达到降低测试功耗的目的。