[问答]

设计多轨电源时，哪些问题很容易被忽略？

问答对人有帮助，内容完整，我也想知道答案 0 开关噪声，以及在开关电源设计无法充分滤波时，PCB 电路会受哪些影响？如何根据给定的一个或多个电源实现多电源拓扑优化设计？ 0
2021-3-11 08:03:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × Elva_chen 该类别下有 5 个回答。邀请回答 cmh25 该类别下有 5 个回答。邀请回答风动影随该类别下有 5 个回答。邀请回答 uwuefsdf 该类别下有 5 个回答。邀请回答 60user48 该类别下有 5 个回答。邀请回答 billbian 该类别下有 5 个回答。邀请回答 zkzk196599 该类别下有 4 个回答。邀请回答 tozhyan 该类别下有 4 个回答。邀请回答 hvyweyrrwwrr 该类别下有 4 个回答。邀请回答 Oo一笑该类别下有 4 个回答。邀请回答 dechun28448 该类别下有 4 个回答。邀请回答 huhuiyun 该类别下有 4 个回答。邀请回答 freedom0zh 该类别下有 4 个回答。邀请回答 60user106 该类别下有 4 个回答。邀请回答 h1654155602.2407 该类别下有 4 个回答。邀请回答 sdgsgsgs 该类别下有 4 个回答。邀请回答 qa110 该类别下有 4 个回答。邀请回答梅子74 该类别下有 4 个回答。邀请回答蟹蟹蟹蟹该类别下有 4 个回答。邀请回答 lgjmjx 该类别下有 3 个回答。邀请回答举报李裕伦相关推荐 • DM368开发过程容易损坏，电源部分很经常对地短路，请问怎么解决这个问题？ 1240 • PMIC解决方案简化您的多轨电源应用 4638 • 多轨电源设计的排序 1076 • 请问如何用数字控制器实现多轨PoL系统？ 1318 • 用AD8206做无刷电机相电流检测，很容易出现烧毁的情况怎么解决？ 349 • 为什么我的AD软件很容易死掉呢？ 5471 • 三运放仪用放大器AD8421是不是很容易就饱和 3510 • AD8421用于第二级放大的时候是不是很容易就饱和了？ 362 • 多轨直流/直流转换器助力可穿戴设备 2323 • 高频小信号很容易引起振荡要怎么处理？ 195 1个回答

答案对人有帮助，有参考价值 0 紧迫的时间表有时会让工程师忽略除了 VIN、 VOUT 和负载要求等以外的其他关键细节，将 PCB 应用的电源设计放在事后再添加。遗憾的是，后续生产PCB 时，之前忽略的这些细节会成为难以诊断的问题。例如，在经过漫长的调试过程后，设计人员发现电路会随机出现故障，比如，因为开关噪声，导致随机故障的来源则很难追查。选择繁多对于特定的电源设计，可能有多种可行的解决方案。在下面的示例中，我们将介绍多种选择，例如单芯片电源与多电压轨集成电路(IC)。我们将评估成本和性能取舍。探讨低压差(LDO)稳压器与开关稳压器（一般称为降压或升压稳压器）之间的权衡考量。还将介绍混合方法（即 LDO 稳压器和降压稳压器的混合与匹配），包括电压输入至输出控制(VIOC)稳压器解决方案。在本文中，我们将分析开关噪声，以及在开关电源设计无法充分滤波时，PCB电路会受哪些影响。从总体设计角度来看，还需考虑成本、性能、实施和效率等因素。例如，如何根据给定的一个或多个电源实现多电源拓扑优化设计？我们将藉此深入探讨设计、IC 接口技术、电压阈值电平，以及哪类稳压器噪声会影响电路。我们将分析一些基本逻辑电平，例如 5 V、3.3 V、2.5 V 和 1.8 V 晶体管 - 晶体管逻辑(TTL)、互补金属氧化物半导体(CMOS)，及其各自的阈值要求。本文还会提及正发射极耦合逻辑(PECL)、低压 PECL(LVPECL)和电流模式逻辑(CML)等先进逻辑，但不会详细介绍。这些都是超高速接口，对于它们来说，低噪声电平非常重要。设计人员需要知道如何避免信号摆幅引起的这些问题。在电源设计中，成本和性能要求并存，所以设计人员必须仔细考虑逻辑电平和对干净电源的要求。在公差和噪声方面，通过设计实现可靠性并提供适当裕量，也可以避免生产问题。设计人员需要了解与电源设计相关的权衡考量：哪些可实现？哪些可接受？如果设计达不到要求的性能，那么设计人员必须重新审视选项和成本，以满足规格要求。例如，多轨器件（例如 ADP5054）可以在保持成本高效的同时提供所需的性能优势。典型设计示例我们先来举个设计示例。图 1 显示将 12 V 和 3.3 V 输入电源作为主电源的电路板框图。主电源必须降压，以便针对 PCB 应用产生 5 V、2.5 V、1.8 V，甚至 3.3 V 电压。如果外部 3.3 V 电源能够提供足够的电源和低噪声，那么可以直接使用 3.3 V 输入电轨，无需额外调节，以免产生额外成本。如果不能，则可以使用 12 V 输入电轨，通过降压至 PCB 应用所需的 3.3 V 来满足电源要求。图 1. 需要多轨电源解决方案的应用电路板概览。逻辑接口概述 PCB 一般使用多个电源。IC 可能仅使用 5 V 电源；或者，它可能要求多个电源，输入 / 输入接口使用 5 V 和 3.3 V，内部逻辑使用 2.5 V，低功耗休眠方式使用 1.8 V。低功耗模式可能始终开启，用于定时器功能、管理等逻辑，或用于中断时启用唤醒模式，或者用于 IRQ 引脚，以启用 IC 功能并为其供电，也就是 5 V、3.3 V 和 2.5 V 电源。所有这些或其中部分逻辑接口通常都在 IC 内部。图 2 显示了标准逻辑接口电平，包括各种 TTL 和 CMOS 阈值逻辑电平，以及它们可接受的输入和输出电压逻辑定义。在本文中，我们将讨论何时将输入逻辑驱动至低电平（用输入电压低 (VIL)表示），何时驱动至高电平（用输入逻辑电平高 VIH 表示）。我们将重点分析 VIL，即图 2 中标记为“Avoid”的阈值不确定区域。在所有情况下，必须考虑±10%的电源公差。图 3 显示了高速差分信号。本文将着重探讨图 2 所示的标准逻辑电平。图 2. 标准逻辑接口电平。开关噪声未经过充分滤波时，开关稳压器降压或升压电源设计可能产生几十毫伏至几百毫伏的开关噪声，尖峰可能达到 400 mV 至 600 mV。所以，了解开关噪声是否会给使用的逻辑电平和接口造成问题非常重要。安全裕度为确保提供合适的安全裕度，实现可靠的 PSU，一条设计经验法则是采用最糟糕情况下的–10%公差。例如，对于 5 V TTL，0.8 V 的 VIL 变成 0.72 V，对于 1.8 V CMOS，0.63 V 的 VIL 变成 0.57 V，阈值电压(VTH)也相应降低（5 V TTL VTH = 1.35 V，1.8 V CMOS VTH = 0.81 V）。开关噪声(VNS)可能为几十毫伏到几百毫伏。此外，逻辑电路本身也会产生信号噪声(VN)，即干扰噪声。总噪声电压(VTN = VN + VNS)可能在 100 mV 至 800 mV 之间。将 VTN 添加至标称信号中，以生成总信号电压(VTSIG)：实际的总信号(VTSIG = VTSIG + VTN)会影响阈值电压(VTH)，进一步扩大了 avoid 区域。VTH 区域内的信号电平是不确定的，在该区域内，逻辑电路可以任意随机翻转；例如，在最糟糕的情形下，会错误触发逻辑 1，而不是逻辑 0。图 3. 高速差分逻辑接口电平。多轨 PSU 注意事项和提示通过了解接口输入和 IC 内部逻辑的阈值电平，我们现在知道哪些电平会触发正确的逻辑电平，哪些会（意外）触发错误的逻辑电平。问题在于：要满足这些阈值，电源的噪声性能需要达到什么水平？低压差线性稳压器噪声很低，但在高压降比下却并不一定高效。开关稳压器可以有效降压，但会产生一些噪声。高效低噪的电源系统应包含这两种电源的组合。本文着重介绍各种组合，包括在开关稳压器后接 LDO 稳压器的混合方法。（在需要时）最大化效率和最小化噪声的方法从图 1 所示的设计示例可以看出，为了充分提高 5 V 稳压的效率并尽可能降低开关噪声，需要分接 12 V 电路并使用降压稳压器，例如 ADP2386。从标准逻辑接口电平来看，5 V TTL VIL 和 5 V CMOS VIL 分别是 0.8 V 和 1.5 V，仅使用开关稳压器时，也具备适当的裕度。对于这些电轨，通过使用降压拓扑可实现效率最大化，而开关噪声则低于采用 5 V（TTL 和 CMOS）技术时的 VIL。通过使用降压稳压器（例如图 4a 所示的 ADP2386 配置），效率可以高达 95%，如 ADP2386 的典型电路和效率曲线图所示（见图 4b）。如果在此设计中使用噪声较低的 LDO 稳压器，从 VIN 到 VOUT 的 7 V 压降会导致消耗大量内部功率，一般表现为产生热量和损失效率。为了以少量额外成本实现可靠设计，在降压稳压器后接 LDO 稳压器来产生 5 V 电压也是一项额外优势。图 4.ADP2386 的(a)典型电路和(b)效率曲线图。图 5. 典型的 ADP125 应用。 2.5 V 和 1.8 V CMOS 的 VIL 分别是 0.7 V 和 0.63 V。遗憾的是，此逻辑电平的安全裕度尚不足以避免开关噪声。要解决此问题，有两种方案可选。第一种：如果图 1 所示的外部 3.3 V 电源具备足够功率且噪声极低，则分接这个外部 3.3 V 电源，并使用线性稳压器（LDO 稳压器），例如 ADP125 （图 5）或 ADP1740 来获得 2.5 V 和 1.8 V 电源。注意，从 3.3 V 到 1.8 V 有 1.5 V 压降。如果此压降会导致问题，则可以使用混合方法。第二种：如果外部 3.3 V 电源的噪声不低，或不能提供足够功率，则分接 12 V 电源，通过降压稳压器后接 LDO 稳压器来产生 3.3 V、2.5 V 和 1.8 V 电源；混合方法如图 6 所示。加入 LDO 稳压器会稍微增加成本和板面积以及少量散热，但要实现安全裕度，有必要作出这些取舍。使用 LDO 稳压器会小幅降低效率，但可以通过保持 VIN 至 VOUT 的少量压降，使这种效率降幅达到最低：3.3 V 至 2.5 V，保持 0.8 V，或 3.3 V 至 1.8 V，保持 1.5 V。可以使用带 VIOC 功能的稳压器尽可能提高效率和瞬变性能。VIOC 可以调节上游开关稳压器的输出，从而在 LDO 稳压器两端保持合理的压降。带 VIOC 功能的稳压器包括 LT3045、 LT3042 和 LT3070-1。 LT3070-1 是一款 5 A、低噪声、可编程输出、85 mV 低压差线性稳压器。如果必须使用 LDO 稳压器，则存在散热问题，其中功耗= VDROP × I。例如，LT3070-1 支持 3 A，稳压器两端的功率降幅（或功耗）典型值为 3 A × 85 mV = 255 mW。相比压差为 400 mV，输出电流同样为 3 A，功耗为 1.2 W 的一些典型 LDO 稳压器，LT3070-1 的功耗仅为其五分之一。或者，我们可以使用混合方法，以牺牲成本为代价来提高效率。图 6 中效率和性能均得到优化，其中先使用降压稳压器(ADP2386)将电压降至允许的最低电压，尽量提高效率，后接一个 LDO 稳压器(ADP1740)。图 6. 使用 ADP2386 和 ADP1740 组合的混合拓扑。此练习提供一个通用设计示例，用于显示一些拓扑和技术。但是，也不能忘记考虑其他因素，例如 IMAX、成本、封装、压降等。也提供低噪声降压和升压稳压器选项，例如 Silent Switcher® regulators，它具备极低的噪声和低 EMI。例如，从性能、封装、尺寸和布局区域来看， LT8650S 和 LTC3310S 具有成本高效特性。封装、功率、成本、效率和性能取舍量产 PCB 设计通常要求使用紧凑的多轨电源，以实现高功率、高效率、出色的性能和低噪声。例如，ADP5054 四通道降压稳压器为 FPGA 等应用提供高功率(17 A)单芯片多轨电源解决方案，如图 7 所示。整个电源解决方案约 41 mm × 20 mm 大小。ADP5054 本身的大小仅为 7 mm × 7 mm，可以提供 17 A 总电流。要在紧凑空间内实现极高的功率电平，可以考虑使用 ADI 的 µModule® regulators，例如 LTM4700，可以在 15 mm × 22 mm 的封装大小内提供高达 100 A 电流。图 7. 适合 FPGA 应用的 ADP5054 单芯片多轨电源解决方案。图 8.ADP5054 原理图。 ADP5054 宽输入电压范围：4.5 V 至 15.5 V ±整个温度范围下的输出精度为 1.5% 250 kHz 至 2 MHz 可调开关频率，并具有单独的 ½× 频率选项功率调整通道 1 和通道 2 具有低端 FET 驱动器的可编程 2 A/4 A/6 A 同步降压稳压器通道 3 和通道 4：2.5 A 同步降压稳压器灵活的并行操作单一 12 A 输出（通道 1 和通道 2 并联）单一 5 A 输出（通道 3 和通道 4 并联）低 1/f 噪声密度在 10 Hz 至 100 kHz 频率下，0.8 VREF 时为 40 μV rms 0.811 V 精确阈值的精密启用有源输出放电开关 FPWM/PSM 模式选择频率同步输入或输出通道 1 输出具有电源正常标记 UVLO、OCP 和 TSD 保护 48 引脚 7 mm × 7 mm LFCSP 工作结温范围为 −40°C 至 +125°C

2021-3-11 15:49:03 评论举报萧治维