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Verilog代码中并没有定义有符号数,但在modelsim仿真中却会有负数出现是什么原因

6567 Verilog
2021-1-11 15:45:36   1 评论 分享淘帖 邀请回答 举报
1 条评论
  • 2021-1-21 14:29

    modelsim中右键信号变量 ,可以选择有符号还是无符号的格式,你这应该是选择了有符号的显示了。

3个回答
2021-1-11 17:50:49 评论

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2021-1-12 16:27:48 评论

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2021-1-12 16:29:23 评论

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