完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
quartus 中 verilog.v 和 test_bench 都没有错误。但在 setting 后 在编译就出现了错误。错误在图片里。之后关闭quartus ,之后就大不开这个工程了、真心的不知道什么原因。setting 里面的设置严格按照 教程上弄的,而且搜了好多这方面的资料,setting 没发现错误。
我的软件 quartus 2 11.0 和 modelsim se 10.0c
|
|
相关推荐
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
multisim14.0,变压器仿真为什么出现这样的错误结果?
1578 浏览 0 评论
7568 浏览 1 评论
Multisim14.2中CD4538高电平输出为什么只有5V?
10532 浏览 2 评论
12767 浏览 1 评论
20779 浏览 4 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-7-26 04:15 , Processed in 0.516841 second(s), Total 72, Slave 55 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191