在FPGA电源设计中并行工程是否适用？

复杂性和不确定性
设计团队中的每位成员都在经历复杂性和不确定性的增加——幸运的是，提高集成度和抽象水平多少可以降低一些复杂性和不确定性，并有助于将整体复杂性保持在人类设计师能够理解和应付的范围内。正如任何会在设计后期增加其影响力的科目一样，上游设计假设与决策可能会形成额外的复杂性与不确定性来源，如果能够较早地协调与交流，可以最大程度地减小这些复杂性与不确定性。
电源设计是在复杂性日益增加的系统中这些潜在的下游科目之一。在本例中，让我们从电源设计师的角度看一下复杂性和不确定性的来源。影响电源设计的两个关键FPGA因素是电压和电流要求。
FPGA电压要求趋势正在推升复杂性，因为它们要求日益增多的电源轨。今天的高端FPGA不再只是需要两个电源轨用于内核和I/O单元以及可能第三个电源轨用于辅助功能，而是要求十个以上的外部驱动电源轨。
为什么需要的电源轨数量增加得如此显著呢?SRAM单元可能要求比内部逻辑门稍微高一点的电压，以确保可靠的全速工作，同时还需较低的电压用于待机模式。工业标准会防止不同的I/O单元共享相同的电源轨，从而增加所需的电源轨数量，因为它们可能将不同的I/O单元和物理收发接口锁定到具有不同电源噪声极限和电压值的不同电源。举例来说，以太网工作时的I/O电压可能不同于I2C总线。一种是板上总线，另一种是外部总线，但两者都可以用FPGA实现。减少抖动或提高敏感电路(如低噪声放大器、锁相环、收发器和精密模拟电路)的噪声余量，也可能增加对更多电源轨的需求，因为它们无法与较高噪声元件共享相同的电源轨，即使它们工作在相同的电压。
除了要求日益增多的电源轨外，当前FPGA的工作电压也要比以前的FPGA低，因为这有助于降低功耗，提高集成度，但也增加了复杂性，因为电源必须能够保持越来越严格的电压容差要求(见图1)。举个例子，自从用130nm工艺生产FPGA以来，基于28nm技术节点的FPGA的内核电压纹波容差的公开幅度已经降低了一半还多。误差预算百分比已经从5%下降到3%，并正在向2%迈进。保持电压容差要求与理解并满足FPGA电流要求有关。
图1：经过4代工艺技术节点的发展，平均电压纹波容差下降了一半还多，对电源设计师来说这就是增加复杂性的原因。
FPGA电流特征趋势正在推动复杂性的提高，因为FPGA中更高的密度和包含的外设/功能/IP模块的数量正在呈摩尔定律增长——每两代工艺节点相比，相同面积的硅片所容纳的模块数量基本要翻倍。虽然提供给FPGA的电压是固定的，但每个电压的工作电流不是固定的，会根据FPGA逻辑的实现方法变化而发生波动。
当内部逻辑门块或I/O单元在高利用率和低利用率之间转换时，电流波动异常剧烈。随着FPGA切换到更高的处理速率，消耗电流将增加，电压将趋于下降。一个好的电源设计要防止压降超过电压瞬时门限。同样，当FPGA切换到较低处理速率时，电流消耗将下降，电压将趋于提高，电源设计应防止其超过相应的门限。总之，可能会实质影响电源设计的大量不确定性源自FPGA设计师如何在FPGA上实现系统。

这类不确定性特别影响FPGA系统，部分原因是因为使用FPGA的关键特性之一是，设计师可以创建任何大小的处理资源和任意数量的冗余处理资源，以便与软件可编程处理器相比能用较短的时间和/或较低的功耗解决他们的问题。因此，虽然软件可编程处理器拥有可以同时操作的有限处理资源，但FPGA提供了创建专门的、最优的和定制的处理资源的机会，不过要求定制的电源设计。