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嗨，
我在Kintex7上运行。 我（我承认）我正在测试的ODELAY2原语的一个不寻常的应用程序。 行为模拟表明设计应该有效，但实际上并非如此。 我已经在硬件管理器中监视了尽可能多的信号，除了cntvalueout（当前抽头值）固定为零之外，它们似乎都是正确的。 这是我的设计： 我试图伪随机地连续改变时钟输出（到器件引脚）的延迟。 我创建了一个5位伪随机生成器来连接到ODELAY2的cntvaluein端口。 我的ODELAY2参数是： 仿制药 CINVCTRL = false DELAYsrc = CLKIN HIGH_PERFORMANCE_MODe = false ODELAY_TYPE = VAR_LOAD ODELAY_VALUE = 0 PIPE_SEL = FALSE REFCLK_FREQUENCY = 200.0 SIGNAL_PATTERN =时钟 港口 cntvalueout =由ILA核心直接监控的抽头值，由与c相同的未延迟时钟源提供时钟，clkin如下 dataout =延迟输出时钟，驱动OBUFT c =我的未延迟时钟源（70MHz ish） cinvctrl ='0' clkin =我的未延迟时钟源 cntvaluein =我的5位PRBS序列 inc ='0' LD ='1'（永久......） LDPIPEEN ='1' ODATAIN ='0' REGRST =连接到复位后，配置后的一些周期变为低电平 所以，在我的ILA中，我可以看到： - 正确的cntvalueinchanging - REGRST为零 - ILA内核正在运行，因此必须运行C，CLKIN输入 - 我的cntvalueout永久为零 查看文档，我可以看到没有端口依赖，没有我违反的限制。 我可以在REGRST发布之前断言LD吗？ 关于我做错了什么的任何想法？ 我可以看到IDELAYCTRL被实例化的实现设计，在ODELAY2的相同区域中，并且具有有效的refclk输入。 谢谢 
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7个回答
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据我所知，在VAR_LOAD模式下，REGRST应该影响任何事情。
REGRST影响流水线寄存器。 LD ='1'（永久......） 但是从规格 - 当LD脉冲时，CNTVALUEIN上的值将是新的抽头值。 因此，我认为您可以尝试并更改LD以使其脉冲（当需要加载新的伪随机值时为高）。 然后观察CNTVALUEOUT。 还需要设置IDELAYCTRL原语。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- |
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dpaul24写道：
据我所知，在VAR_LOAD模式下，REGRST应该影响任何事情。 REGRST影响流水线寄存器。 LD ='1'（永久......） 但是从规格 - 当LD脉冲时，CNTVALUEIN上的值将是新的抽头值。 因此，我认为您可以尝试并更改LD以使其脉冲（当需要加载新的伪随机值时为高）。 然后观察CNTVALUEOUT。 还需要设置IDELAYCTRL原语。 这是我主要担心的问题。 我会尝试每隔一个时钟周期脉冲LD。 这并不理想，我原本希望在每个时钟周期改变它，但这可能没问题。 我会报告回来。 谢谢 |
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好吧，不能帮助你更多。
也许一些Xilinx支持人员可以。 但我完全赞同你的陈述，“行为模拟表明设计应该有效，但实际上并非如此。” 我目前正在努力使用具有IDDR的设计，并且模拟结果与我在插入ILA核心的实际h / w中观察到的完全不同！ -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- |
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dpaul24写道：
好吧，不能帮助你更多。 也许一些Xilinx支持人员可以。 但我完全赞同你的陈述，“行为模拟表明设计应该有效，但实际上并非如此。” 我目前正在努力使用具有IDDR的设计，并且模拟结果与我在插入ILA核心的实际h / w中观察到的完全不同！ 没关系，谢谢你的帮助 |
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嗨，
我仍然无法让我的ODELAY工作，并且我的想法已经用完了。 我尽可能地降低了设计的复杂性，并添加了一个VIO，以便我可以在硬件中动态更改某些参数，看看我是否做错了什么。 我实际上是在尝试在同一个银行中编程4个ODELAYS。 为了理智，我将1连接为FIXED，延迟时间为5.我的ILA监视器正确显示此ODELAY的CNTVALUEOUT为5.另外，当我在电路板上测量时，我可以在示波器上看到输出波形，所以我知道 ODELAY有效。 其他人对他们一无所知。 其他3个ODELAY我无法从点击值0改变。我试过： - 脉冲LD 2个周期，而不是1个 - 将“PIPE_SEL”设置为False，错误地将其设置为True，即使我处于VAR_LOAD模式 - 如数据表所示，脉冲CE，而不是保持低水平。 我没有使用INC / DEC - 将LDPIPEEN拉低，我之前就把它绑在了高位。 - 保持REGSRT低，因为我没有使用管道模式。 在它连接到我的重置之前 正如我所说，我试图延迟一个时钟信号，这个相同（未延迟）的时钟信号在CNTVALUEIN中用LD计时。 这个时钟运行在70MHz。 我究竟做错了什么？ 为什么我的VAR_LOAD ODELAY被卡在零而根本没有输出任何东西？ |
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好吧，我想让CNTVALUEOUT改变，但我不知道为什么我需要做我做的改变。
我尝试将CLKIN的延迟inputattribute更改为ODATAIN，将SIGNAL_PATTERN属性从CLOCK更改为DATA。 我将CLKIN输入连接到'0'，将ODATAIN输入连接到'1'。 这就是我改变的一切。 现在我可以看到CNTVALUEOUT按预期变化了。 你能不能将VAR_LOAD与CLKIN信号一起使用？ 来吧伙计们，发生什么事了？ 我在文档中找不到任何可以预期此行为的内容。 对于我错过的任何东西，我都尽可能地重读，我看不到任何东西。 谁能解释一下？ 谢谢 |
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