AXI LITE IPCORE通信问题的解决办法？

嗨，我已经写了一个ip-core，并使用AXI-LITE接口将它集成到我的微型设计中。
实体AkronIpCore_v1_0是
通用（
- 用户在此处添加参数
- 用户参数结束
- 请勿修改此行以外的参数
- Axi从总线接口S00_AXIS的参数
C_S00_AXIS_TDATA_WIDTH：整数：= 32;
- Axi从总线接口S01_AXIS的参数
C_S01_AXIS_TDATA_WIDTH：整数：= 32;
- Axi主总线接口M00_AXIS的参数
C_M00_AXIS_TDATA_WIDTH：整数：= 32;
C_M00_AXIS_START_COUNT：整数：= 32
）;
港口 （
- 用户在此处添加端口
- 用户端口结束
- 请勿修改此行之外的端口
- Axi从设备总线接口S00_AXIS的端口
s00_axis_aclk：在std_logic中;
s00_axis_aresetn：在std_logic中;
s00_axis_tready：out std_logic;
s00_axis_tdata：在std_logic_vector中（C_S00_AXIS_TDATA_WIDTH-1 downto 0）;
s00_axis_tvalid：在std_logic中;
- Axi从设备总线接口S01_AXIS的端口
s01_axis_aclk：在std_logic中;
s01_axis_aresetn：在std_logic中;
s01_axis_tready：out std_logic;
s01_axis_tdata：在std_logic_vector中（C_S01_AXIS_TDATA_WIDTH-1 downto 0）;
s01_axis_tvalid：在std_logic中;
- Axi主总线接口M00_AXIS的端口
m00_axis_aclk：在std_logic中;
m00_axis_aresetn：在std_logic中;
m00_axis_tvalid：out std_logic;
m00_axis_tdata：out std_logic_vector（C_M00_AXIS_TDATA_WIDTH-1 downto 0）;
m00_axis_tready：在std_logic中
）;
结束AkronIpCore_v1_0;
架构arch_imp的AkronIpCore_v1_0是
组件Akron_IPCore
端口（掩码：STD_LOGIC_VECTOR（31 downto 0）;
资料来源：STD_LOGIC_VECTOR（31 downto 0）;
clk：在STD_LOGIC中;
开始：在STD_LOGIC;
rst：在STD_LOGIC中;
完成：输出STD_LOGIC;
停止：输出std_logic;
目标：输出STD_LOGIC_VECTOR（31 downto 0））;
最终组件;
signal SourceReady，MaskReady：std_logic;
信号rst，完成，停止：std_logic;
信号结果：std_logic_vector（31 downto 0）;
开始  
RST
我正在使用putfsl和getfsl与它进行通信。
它工作正常但我有一个时间问题我的意思。
事实上，如果我发送一些特定的输入，我知道我的结果应该在5次迭代中准备就绪。
examplewhilte（t！=）{putfsl（A，0）;
putfsl（B，1）;
getfsl（T，0）
我++;}打印（ⅰ）;
我的输入t应该在5个循环后为1但在这种情况下它在6个循环后变为1。有人可以帮助我吗？