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altera strativ V 例化rapidIO 出现问题

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问答对人有帮助，内容完整，我也想知道答案 0 我例化了2个rapidIO 设置成1X模式，然后绑管脚是可以编译过的，是可以例化第3个时就报错，显示资源不够或者所在位置有冲突，请问是资源不够吗?还是要怎么配置？ 0
2020-8-17 18:56:46　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报王斌相关推荐 • 如何解决Xilinx rapidio ip核端口不能初始化问题？ 6249 • 在virtex 7上使用RAPIDIO IP内核（4.0）时出错的解决办法？ 2442 • mpc8569e Rapidio信号质量低的原因？怎么解决？ 614 • IP内核时钟设定与原理图模块不符合，是怎么回事？ 2266 • 调用IP核时，多个通道时，软件自己产生的例化文件无法综合 2988 • rapidio 传输堵塞问题 5368 • 如何实现DSP与RapidIO网络互联？ 2605 • 怎么实现基于RapidIO的双主机节点嵌入式系统互联的设计？ 1553 • 怎么利用FPGA实现DSP与RapidIO网络互联？ 2585 • 关于ALTERA PCIE 硬核开发 7878 1个回答

答案对人有帮助，有参考价值 0 fpga型号呢？ //------ 理论上讲资源是足够的。检查其他地方吧。

2020-8-17 19:29:04 2 评论举报卿小小_9e6 2 条评论王斌 2020-8-19 00:41 strativ SGSM 请问绑rapidIO高速脚有什么讲究吗？我后面试了很多次，发现同样是在R侧，参考时钟也是从R侧给如，但是有些位置是可以编译过的，有些位置就是报错，有冲突，求问高速差分对这些位置有没有什么约束条件？网上关于altera 的多组rapidIO很少有什么说明，谢谢赞回复举报卿小小_9e6 回复王斌： 2020-8-19 10:01 Altera的serdes我不太熟悉，这个问题我没有明确的解决方案，只能提供思路： A.在某些情况下，要disable例化的IP里的引脚约束文件，然后重新分配引脚。 B.同一个bank可以例化的serdes链路有数量限制。 //------时钟位置关系 SRIO的例化中，时钟与serdes引脚存在物理位置的相关性（或者说时钟和BANK存在相关性），具体要看手册。在Xilinx的FPGA中，针对serdes时钟粗略地将，假设A/B/C三个bank相邻，那么B的时钟可以给A/B/C，A的时钟可以给A/B，C的时钟可以给B/C。 //------参考资料官网是最好的参考。官网资料及管网wiki。赞回复举报