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电子发烧友论坛
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你好
我对在设计中使用IP并尝试学习一些基本内容感到困惑。 目前我正在尝试使用ZYBO板读取模拟信号，并从示例设计开始。 https://github.com/Digilent/Zybo-XADC 问题是顶层模块中存在“点类型”代码的原因。 因为不久之前我已经准备了一个使用时钟向导的慢速时钟计数器，并且我已经将时钟核心实例化为一个没有任何问题的组件。 顶级文件中没有实例化。 相反，当我点击sources选项卡中的clock ip figure旁边的“+”符号时，里面有一个实例。 但那里我什么都没做。 那么什么是差异？ 提前致谢！ TL_Counter.vhd 1 KB 
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5个回答
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你好@ macellan85
在附加的TL_Counter.vhd中，有一个时钟向导IP的实例化。 见下面的快照： 谢谢， 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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那么为什么在XADC示例中实例化如下所示，有什么区别？
================================================== =========================================== ////////////////////////////////////////////////// ///////////////// // XADC实例///////////////////////////// ///////////////////////////////////// xadc_wiz_0 XLXI_7（.daddr_in（Address_in）,. dclk_in（clk ），。den_in（启用＆amp; | sw）,. di_in（0）,. dwe_in（0）,. busy_out（），。vauxp15（xa_p [2]）,. vauxn15（xa_n [2]）,. vauxp14（ xa_p [0]）,. vauxn14（xa_n [0]）,. vauxp7（xa_p [1]）,. vauxn7（xa_n [1]）,. vauxp6（xa_p [3]）,. vauxn6（xa_n [3]） ，.do_out（数据）,. vp_in（vp_in）,. vn_in（vn_in）,. eoc_out（启用）,. channel_out（channel_out）,. drdy_out（就绪））; ================================================== =========================================== |
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嗨@ macellan85，
区别在于@vuppala给出的示例是VHDL，而您拥有的是Verilog。 我不了解VHDL / Verilog，您可以使用Vivado中的Block Design使用Graphic模式连接IP。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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你好@ florentw
我知道差异更好知道:)但问题尚不清楚。 让我更多地添加一些内容......我检查了一些关于在文件中实例化IP模块的xilinx文件。 在以下文件中有一个模板和示例设计： XADC模板 XADC Verilog中的示例设计 因此在verilogI中的Digilent ZYBO XADC示例中无法看到xilinx doc中显示的整个实例化。 但它的确有效！ 我在这里尝试做的只是在引用实例化和唯一的工作示例设计之间进行匹配。 然后我想将其转换为VHDL。 如果有人已经有VHDL示例，这对我来说非常好。 p.s最后我想读一个模拟信号（~100kHz正弦信号） 提前致谢... |
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嗨@ macellan85，
我不太清楚你在问什么。 但是有两件不同的事情。 在Xilinx PDF中，原语被实例化，而在digilent设计中，它是使用XADC向导（在Vivado中）生成的IP。 使用向导生成的IP将具有不同的界面，更简单。 但最后，在后面的RTL代码中，它将使用原语。 但这就是为什么这是不同的原因。 希望有所帮助， 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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