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电子发烧友论坛
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大家好，
我正在研究我的第一个Kintex7 DDR3接口。 为了实现RAM，我想在PCB上包含长度匹配的封装走线长度。 要获取包延迟信息，我使用了命令（在Vivado中） link_design -part xc7k325ffg900 write_csv flight_time 我用xc7k325ffg900的IBIS计算sqrt（L x C）计算了确切的内部引脚延迟。 现在我想知道是否有任何解决方案可以在mm或um中获得内部引脚延迟，以实现Altium PCB设计中的内部走线长度。 在较早版本的UG586（2011年3月1日）中，我已经读过，我可以计算出迹线长度，传播延迟为6.5ps / mm。 在这种情况下，我计算了例如跟踪长度。 以这种方式，Bank 33的引脚AA12： 迹线长度=延迟/传播延迟= 66.9ps / 6.5ps / mm = 7.302mm（287,462mil） 现在我想问一下，这是否是以mm或um获得迹线长度的最佳方法？ 为了实现DDR3 RAM，我以这种方式继续： A.内部FPGA延迟ps B.内部延迟转换为电路板长度（延迟/传播延迟，传播延迟= 6.5ps / mm） C. PCB上的现有走线长度（直线布线） D.每条痕量的总等效长度（B + C） E.对于每个字节组或控制组，我选择最长的等效长度 F.组中的所有其他迹线都延长到相等（E - B） 我希望有人可以帮助我。 最好的祝福， 托比 
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4个回答
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@tobir延迟因您使用的PCB叠层材料而异。
对于您的设计，最好坚持使用“ps”延迟，而不是将内部封装延迟转换为mm以匹配您的电路板走线。 您的Altium软件将为您提供跟踪的“ps”延迟，您可以将其添加到打包“ps”延迟以进行匹配。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
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@tobir延迟因您使用的PCB叠层材料而异。
对于您的设计，最好坚持使用“ps”延迟，而不是将内部封装延迟转换为mm以匹配您的电路板走线。 您的Altium软件将为您提供跟踪的“ps”延迟，您可以将其添加到打包“ps”延迟以进行匹配。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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嘿gnarahar，
谢谢您的回复。 我已经像你提到的那样在ps中完成了跟踪匹配。 之后我使用7Series_DDR3_PCB_Checker来检查一切是否正确。 最好的祝福， 托比 |
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@tobirNice。
那将是一条路。 请通过将最有用的帖子标记为“接受为解决方案”来关闭此主题。 帮助其他论坛用户进行类似的查询。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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