完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
|
|
|
|
|
|
@ mano49j我不知道。
您是否面临级联问题？ -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
|
|
在模拟中，一切似乎都很好。
当我实际在硬件上测试程序时，我遇到了问题。 我已将CLK4OUT的时钟输出分配给其中一个输出引脚，并在示波器上观察到; 发现时钟上不存在级联效应。 仅供参考，我正在为MMCM使用动态重新配置和计数器级联。 --- CLKOUT4_CASCADE（ “真”） 我将上述属性设为TRUE，并且设计中没有使用CLK6OUT，除了分频CLK4OUT。 这个可以吗？？ - |
|
|
|
|
|
@ pratham @ avrumwAny对我在这里面临的问题的评论。
我已经在硬件上测试了Counter Cascading的正常情况（没有动态重新配置）以及模拟其工作。 我已针对动态重新配置的情况测试了计数器级联。 从模拟我看到它的工作，但在硬件上我看不到相同。 我想知道在动态重新配置期间计数器级联是否有效？ 还是有什么我想念的东西。 |
|
|
|
|
|
|
|
|
|
|
|
亲爱的xilinx，
我在xilinx服务请求的帮助下找到了上述解决方案。 最近由xilinx于2016年6月1日发布了更新的文档XAPP888（v1.6.1），以及为什么它不包含此解决方案。 请至少在下一版本中考虑将此更改包含在XAPP888中，并通过必要的更改更新参考设计文件。 谢谢。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1330
评论
淘帖
334
