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下午好，
我正在尝试使用mmcm中的分割时钟，在我的项目中，在MIG中生成ui_clk。 MIG被实例化为本机块，因此，在这种情况下，通常出现在MIG配置中的“选择附加时钟（如果需要）”选项不可用。深入研究代码，我看到用Verilog编写 ，（我是一个VHDL用户），即使我可以弄清楚如何修改代码，我想在这里问为什么在本机配置中没有这个选项，如果不建议修改代码由于任何原因。 谢谢。 蒂莫泰奥 
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Hi@timoteo.gb
查看此相关讨论https：//forums.xilinx.com/t5/Memory-Interfaces/MIG-7-series-2-0-Additional-clocks/td-p/477104 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 |
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检查这些链接https://forums.xilinx.com/t5/Memory-Interfaces/How-to-change-the-ui-clk-frequency-on-a-AXI-IF-MIG-7-series/td-p
/238398http://www.xilinx.com/support/answers/57370.htmlhttps://forums.xilinx.com/t5/Memory-Interfaces/ui-clk-clk-for-UI-in-the-MIG-Controller -instantaition / TD-p / 209075https：//forums.xilinx.com/t5/Memory-Interfaces/MIG-ui-clk-frequency/td-p/506227https：//forums.xilinx.com/t5/Memory-Interfaces / IS-的-UI-CLK-的-DDR3接口功能于MIG-输入或输出/ TD-p / 301329 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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Hi@timoteo.gb
查看此相关讨论https：//forums.xilinx.com/t5/Memory-Interfaces/MIG-7-series-2-0-Additional-clocks/td-p/477104 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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我知道我的项目中ui_clk的频率，因为我知道内部结构，以及如何在MIG中实例化mmcm。
我只是想知道为什么转发时钟的选项在IPI中可用而不在IP目录中。 似乎没有解释，这必须只考虑IPI。 似乎唯一的解决方案是修改verilog代码，利用MMCM输出并使时钟与ui_clk同步。 现在我通过BUFR传递ui_clk，使用它的分隔符。 问候， 蒂莫泰奥 |
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只有小组成员才能发言，加入小组>>
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