完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我有一个nexys 3,我想通过一个基本的I / O端口发出一个25MHz的CLK信号(我希望你能说明我的英语不好)。
当我这样做时,我得到的是一个不完整(变形)的CLK信号。 因此,为了试图了解发生了什么,我放了一个较慢的CLK,比如2MHz,我用anoscilloscope注意到信号需要大约250ns进行整流。 (示波器不是问题) (注意:这不是一个处理延迟问题,因为我把一个CLK反相输出只是为了使处理延迟无关紧要) 您或任何人都知道Nexys 3支持的最大频率是什么,用于发出信号? 我发现这是一个问题的原因,我必须做一个VGA控制器,我需要使用25MHz频率的一些信号,并有这个问题我什么也做不了。 请帮帮我,谢谢。 |
|
相关推荐
11个回答
|
|
N,
要输出具有弹性延迟的时钟信号,必须使用IO引脚的DDR功能来提供时钟转发。 仔细阅读其中一些内容,查看时钟转发。 https://encrypted.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&uact=8&ved=0CB8QFjAA&url= HTTP%3A%2F%2Fforums.xilinx.com%2Ft5%2FVirtex-家庭的FPGA%2FOutput-时钟放大器-DATA-歪斜约束%2Ftd-p%2F33101&安培; EI = LnUIVa-XLcfjoATug4GIBw&安培; USG = AFQ ... Austin Lesea主要工程师Xilinx San Jose |
|
|
|
好,谢谢
但也许我没有解释得太清楚。 我不想把CLK信号放在I / O端口。 我想知道时序限制,因为我设计了一个VGA控制器,当我检查R,G,B信号时,它们无法在40ns内完成整流。 (我用的是25MHz) (最后一篇文章是为了解释延迟的情况,但不是我想做的) 通过VGA端口发出信号使得信号需要大约350ns进行整流(我通过实验检查) 我该怎么做才能解决这个问题? |
|
|
|
N,
你无法修复光速。 您所能做的就是同步信号,使它们同步到达(具有适当的时序关系)。 延迟是延迟。 总会有一些延迟。 你为什么在乎? 为什么延迟会很重要? 你的意思是信号延迟以外的东西吗? 如果是这样,请解释。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
你知道aVGA监视器是如何工作的吗?
40ns它是25MHz时钟的周期,它不是一个高频率,我不是要求太多。 我想说40 ns它是我的信号时钟周期(25 MHz),我需要在每个CLOCK正边缘通过VGA端口发送1或0,这样VGA显示器就会知道什么颜色 在每个像素中打印。 (1位= 1像素= 1周期= 40ns) 因此,当VGA控制器每隔40ns发送一个位时,该位甚至不会到达输出,因为40ns之后它会发送一个新位。 总结:我需要每40ns发送一个新位,但在40ns内甚至不需要整流。 |
|
|
|
N,
由于人们一直使用我们的设备做VGA,我怀疑是你可能在误解下工作,但我可能在这里回答错误的问题。 无论如何,你要求的东西都没有意义(对我来说)。 时钟和与该时钟同步的数据将在两个IO引脚上为+/- 5ps(通常)(最差情况下对齐)。 对于您选择使用的IO标准,该数据(和时钟)将根据PCB线的信号完整性运行。 对于速度较慢的单端标准来说,肯定远高于200 MHx,而对于更快的单端标准则接近500 MHz。 在28nm的更快的银行IO技术中,它是1 GHz。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
|
|
N,
请用您认为合适的语言解释问题。 我读的不止一个,而且还有其他人也会阅读和说话,我也可以利用。 无论如何,谷歌翻译使人们可以用任何语言讨论技术问题。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
Bueno,voy de nuevo。
Comocabrá,el protocolo VGA consiste en ir“pintando”pixel por pixel。 Para pintar cada pixel se debe controlarlasseñalesR,G y B,cuyacombinación产生los distintos colores。 Entonces,un controlador VGA tipico tiene que ir imprimiendopixel por pixel,uno a la vez,esto lo realiza una velocidad(frecuencia)de 25MHz,lo que quiere decir que se toma 40ns para imprimir 1 pixel y luego se pasa al siguiente。 Estos 40ns相当于一个un ciclo de reloj,en el cuallasseñalesRGBdeben ir variando sus valores cada ciclo de reloj para poder pintar el pixel adecuadamente。 Estasseñalestipicamenteson analogicas,pero en mi casoyousarévaloresde 0 y 0.7v simplemente,tomando lasseñalesdigitalesde la Nexys y usando un divisordetensión)。 Ahora tengo un problema,el cual no entiendo。 Consiste en que cuando observo con un viboscopiolaseñalR,por ejemplo,lacualestáprogramadapara que pinte un pixel de Rojo y el siguiente no,osea que entre cada pixel cambia de valor,de 1 a 0 y de 0 a 1 sucesivamente 。 Esta presenta un comportamiento indeseado,ya que se observa comounaseñal三角形,como un rizado。 Esto es debido a que cuandolaseñalestáencero y al siguiente ciclo de reloj debe estar en 1,en los 40ns del ciclo de reloj no le da tiempo para conmutar completamente y se queda en un valor intermedio。 Y cuando llega el momento de imprimir el siguiente pixellaseñalRaúnnoha alcanzado el valor correcto。 Y es por eso que es importante que la conmutacion sea menor a 40ns。 |
|
|
|
|
|
|
|
N,
我相信你的“问题”是你的示波器(和/或它的探头)太慢而无法看到实际的信号。 实际上,波形的上升和下降不到1纳秒。 如果您没有看到,那可能是因为您的设备太慢而且测量不当,或者您正在错误地查看它(错误的示波器探头,信号完整性差等)。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2385 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2433 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
759浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-26 02:58 , Processed in 1.564618 second(s), Total 99, Slave 81 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号