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我正在使用工作在85MHzclk_div和595MHz clk的7：1 SelectiO串行器。
它由5行组成（最多可添加34个并行位）。 在实现时序仿真之后，一切看起来都很精细......直到比特流被下载到FPGA上。 其中两条串行线延迟了1个时钟周期（1.6ns）。 然而，这并未一致地显示。 对于某些配置，系统决定将时钟移位2个时钟周期......或者没有。 这是非常令人困惑的，因为已经检查了eveything ......从适当的电源应用到精确的时序要求。 （顺便说一下，在400Mhx clk频率下表现出相同的行为）。 下图显示了在所有行上写入的单个位（取自后实现时序仿真）。 另一方面，下图显示了X2与Xclk（从示波器读数中读取）的比较。 有没有办法摆脱这种情况（涉及使用单个IP块）？问候， 安德烈 
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你使用选择向导或手动OSERDES原语？
错误很可能是bitlip问题，内部状态机没有在oserdes中正确重置 serdes reset必须使用clkdiv edge与595mhz时钟的时序精度置低，如果有任何较大的相位延迟，那么你的oserdes将不会同步 这将是不规则的随机，行为 在原帖中查看解决方案 |
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