完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
2014
|
LVDS和LVDS_25 I / O标准缓冲器是否符合安全标准（我在UG471中没有看到任何参考，除了句子“7系列FPGA LVDS电流模式驱动器是真正的电流源并产生适当的（EIA / tiA）
[-644]兼容）LVDS信号。“我正在考虑5个案例：1）无电源K7 RX由poweredTX驱动2）有源K7 RX带开路输入3）有源K7 RX带短路输入[由无动力TX驱动] 4）有源K7 TX 驱动短路输出[无动力RX] 5）无动力K7 TX驱动供电RX。 对于情况1）到3），DIFF_TERM属性= TRUE（但这似乎无关紧要）。 对于这些情况中的每一种情况，a）K7会发生任何损坏吗？和b）当这些故障或条件被删除时，正常操作会恢复吗？ 谢谢。 
0
|
|
相关推荐
8个回答
|
|
|
感谢您的快速回复。
我们的应用不涉及连接电缆，一侧有电，另一侧无电，技术人员总是使用静电腕带。 您已经回答了有关K7 RX输入短路或保持开路（并且没有输入RX缓冲器输出振荡或进入未定义状态）以及TX输出驱动开路或短路负载（无损坏）的问题。 非常感谢您的重新保证。 被接受为解决方案。 在原帖中查看解决方案 |
|
|
|
|
|
b，
损坏由数据表中的绝对最大额定值涵盖。 也就是说，短路LVDS IO将不会造成任何损害。 必须超过IO引脚电压或abs max中规定的电流规格（并超过一定量）以造成任何损坏。 在绝对最大值或低于绝对压力下操作不会造成损坏（我们如何定义损坏限制）。 至于“故障保险”，我不知道这意味着什么。 你必须发布一个完整的定义。 操作仅保证达到建议的最大额定值。 在建议的最大值和绝对最大值之间，无法保证指定操作。 你的申请是什么？ 你的申请是什么？ Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
奥斯汀，
很抱歉，如果我遗漏了一些明显的东西，但我指的是Fairchild＆amp; amp; amp; amp; amp; amp; amp; amp; TI（我意识到您为Xilinx工作）。 特别是，第二个应用笔记（第3段）提到“LVDS接收器的故障保护偏置是供应商和设备特定的。”。 这是发送这篇文章背后的理由（询问有关Xilinx设备的偏差）。 我的应用程序涉及一块板上的K7，它通过LVDS接口连接到另一块（非K7）板。 如果一块电路板在没有另一块电路板供电的情况下通电，我希望确保K7不会发生损坏，并且在两块电路板完全通电的状态下，可能会发生正常操作 。 谢谢。 {我没有太多运气附加文件[确定]}。 https://www.fairchildsemi.com/an/AN/AN-5017.pdf http://www.ti.com/lit/an/snla051b/snla051b.pdf |
|
|
|
|
|
b，
Xilinx器件不会受到您指定条件的损害（如果连接的器件符合LVDS规范）。 我不能代表这些供应商，因为过去我们看到其他制造商不符合规格。 假设他们这样做，那么任何一端的任何开启或关闭状态都不应该造成任何损坏，并且在重新上电时，接口应该正常运行。 我担心的是处理（静电放电）和无意中连接到远远超过绝对最大额定值的电压。 如果这是连接器电缆，我肯定我有一些防止静电放电的保护。 如果这是一个插入系统的电路板，我也肯定会有一些静电放电保护。 通常在将两个系统连接在一起时，必须确保没有共模（接地）不匹配！ 因此，通常需要在连接信号之前将两个系统的接地连接在一起，以防止对任一系统或两个系统的可能损坏。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
感谢您的快速回复。
我们的应用不涉及连接电缆，一侧有电，另一侧无电，技术人员总是使用静电腕带。 您已经回答了有关K7 RX输入短路或保持开路（并且没有输入RX缓冲器输出振荡或进入未定义状态）以及TX输出驱动开路或短路负载（无损坏）的问题。 非常感谢您的重新保证。 被接受为解决方案。 |
|
|
|
|
|
b，
对接收器开放不会损坏任何东西，但噪声和串扰会产生转换 - IO中没有任何迟滞。 您的设计可以忽略噪声信号。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
对于单端LVCMOS输入的情况，可以选择包括弱内部上拉或内部下拉（或者可能它们默认存在 - 我不记得了），因此具有输入p通道的条件
＆安培; n沟道FET同时导通，避免产生过大电流或产生前级振荡。 对于差分LVDS输入的情况，输入端有一个内部~100欧姆电阻[通过DIFF_TERM = TRUE]，没有VCC轨道+输入的内部偏置[pullup]，也没有内部偏置[pulldown] - 输入到GND轨道，未连接的“浮动”差分输入，没有损坏，但输入缓冲器输出可能会振荡？ 或者可能会进入一个未定义的状态？ 这可能没问题，只要我们知道那些将是唯一的分支，并且在输入电压差达到> = 100 mV时缓冲器输出将被设置为正确的状态。 |
|
|
|
|
|
b，
没有噪音损坏。 IO旨在永久容忍交叉电流（n和p器件都接通）。 这是ASIC和ASSP的一个问题，因为它们使用尽可能小的区域，并且经常忽略这种情况。 Xilinx FPGA的设备必须能够容忍这些条件，因为它们被用于许多不同的应用中。 如果客户无法区分噪声信号，或者不想打扰信号，则会将+输入偏置到Vcco，并使用大值上拉和下拉电阻（例如10K）输入到地，以提供偏移以防止未知逻辑值 在输出。 这与损坏或“大电流”（不存在）无关。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1777
